KR100754564B1

KR100754564B1 - 에러 정정 회로, 애플리케이션 패키지, 메모리 장치,메모리 장치 내의 장애를 검출하기 위한 방법,애플리케이션 패키지를 제조하는 방법 및 에러 정정 방법

Info

Publication number: KR100754564B1
Application number: KR1020060015195A
Authority: KR
Inventors: 스티븐 보우어; 알랜 다니엘
Original assignee: 인피니언 테크놀로지스 아게
Priority date: 2005-02-17
Filing date: 2006-02-16
Publication date: 2007-09-05
Also published as: CN1825495A; DE102006007326A1; US20060195774A1; KR20060092139A

Abstract

본 발명은 데이터 메모리, 쓰기 트리(write tree), 패리티 메모리(parity memory), 및 읽기 트리(read tree)를 갖는 에러 정정 회로를 포함한다. 데이터 메모리는 일군의 데이터를 유지하도록 구성된다. 쓰기 트리는 상기 일군의 데이터를 수신하고 패리티 데이터를 생성하도록 구성된다. 패리티 메모리는 상기 쓰기 트리에 결합되고, 패리티 데이터를 수신 및 유지하도록 구성된다. 읽기 트리는 데이터 메모리로부터 데이터를 그리고 패리티 메모리로부터 패리티 데이터를 수신하도록 구성된다. 상기 읽기 트리는 데이터 메모리 내의 저장 동안 에러가 상기 데이터에서 발생 했는지의 여부에 대한 표시를 발생하도록 구성된다.

Description

에러 정정 회로, 애플리케이션 패키지, 메모리 장치, 메모리 장치 내의 장애를 검출하기 위한 방법, 애플리케이션 패키지를 제조하는 방법 및 에러 정정 방법{ERROR CORRECTION CIRCUIT AND METHOD}

도 1은 메모리와 에러 정정 회로를 갖는 논굿 다이(Known Good Die:KGD)의 블록도.

도 2는 에러 정정 코드를 도시한 도표.

도 3은 본 발명의 일 실시예에 따른 수정된 에러 정정 코드를 도시한 도표.

도 4는 본 발명의 일 실시예에 따른 데이터 메모리와 에러 정정 회로를 도시한 도면.

도면의 주요부분에 대한 부호의 설명

10 : 애플리케이션 패키지 12 : 논굿 다이(KGD: Known Good Die)

14 : 애플리케이션 다이 20 : DRAM

22, 50 : 에러 정정 회로(Error Correction Circuit: ECC)

52 : 데이터 메모리 54 : 패리티 메모리

56 : 쓰기 트리 58 : 읽기 트리

60 : 디코더 62 : 읽기 데이터 버퍼

64 : 쓰기 데이터 버퍼

80, 82, 84, 86 : 제 1, 제 2, 제 3, 및 제 4 쓰기 트리 세그먼트

90, 92, 94, 96 : 제 1, 제 2, 제 3, 및 제 4 읽기 트리 세그먼트

80A-80E, 90A-90E: XOR 게이트

본 발명은 에러 정정 회로와 에러 정정 방법에 관한 것으로, 특히 DRAM(Dynamic Random Access Memory) 시스템과 관련되어 사용되는 에러 정정 회로를 위한 시스템 및 방법에 관한 것이다. 최근에는, 제조사들이나 고객들은 "논굿 다이(KGD: Known Good Die)" 애플리케이션을 점점 더 사용하고 있다. KGD 애플리케이션에 의해, 고객들에게는 개별적으로 패키지된 부품 대신 소자들의 웨이퍼가 제공된다. 고객들은 이후 패키징 단계(packaging step)를 완성한다. 예를 들어, DRAM은 고객에게 KGD로서 배달되고, 이후 고객은 KGD를 동일한 패키지에 다른 소자들과 함께 조합한다.

그러나, 패키징 단계에서 KGD의 DRAM 내에 단일셀의 장애가 유입될 가능성이 있다. 몇몇의 경우, 이러한 장애의 유입은 이후 전체 패키지를 폐기할 필요가 있다는 결과를 가져올 수 있다. 많은 경우에 KGD는 매우 비싼 소자와 함께 패키지되고 있기 때문에, 전체 패키지를 폐기하는 것은 고객들에게 매우 값비싼 손실이 된 다. 또한, 다양한 소자들의 패키징에서 장애들이 유입되지 않는 곳에서 조차도, 여전히 단일 셀의 결함없이 고객들에게 현재의 고집적 DRAM 메모리를 KGD의 형태로 제공하는 것은 점점 더 어렵다.

결과적으로, 패키지 작업후 DRAM 셀들을 복구하기 위한 해결책이 요구된다.

상기 및 다른 이유로 본 발명이 요구된다.

본 발명의 일측면은 데이터 메모리, 쓰기 트리, 패리티 메모리, 및 읽기 트리를 포함하는 에러 정정 회로를 제공하는 것이다. 데이터 메모리는 일군의 데이터를 유지하도록 구성된다. 쓰기 트리는 일군의 데이터를 수신하고 패리티 데이터를 유지하도록 구성된다. 패리티 메모리는 쓰기 트리에 결합되고, 패리티 데이터를 수신 및 유지하도록 구성된다. 읽기 트리는 데이터 메모리로부터 데이터를 수신하고 패리티 메모리로부터 패리티 데이터를 수신하도록 구성된다. 읽기 트리는 데이터 메모리 내로의 저장 동안, 오류가 데이터 내에 발생했는지에 대한 표시를 생성하도록 구성된다.

첨부 도면은 본 발명에 대한 추가적인 이해를 제공하기 위해 포함되며, 본 명세서와 합체되어 명세서의 일부를 구성한다. 상기 도면은 본 발명의 일 실시예를 나타내며, 상세한 설명과 함께 본 발명의 원리를 설명하는 역할을 한다. 본 발 명의 다른 실시예들과 본 발명의 다수의 의도된 장점들은 다음의 발명의 상세한 설명을 참조하여 보다 잘 이해되는 바와 같이, 쉽게 이해될 것이다. 도면의 각 구성요소는 서로에 대하여 반드시 축척으로 한 것은 아니며, 동일한 도면부호는 유사한 해당 부분을 가리킨다.

다음의 상세한 설명에서, 첨부 도면이 참조되는데, 이 도면은 상세한 설명의 일부를 형성하고, 본 발명이 실행될 수 있는 특정 실시예를 나타내기 위하여 도시된 것이다. 이 점에 있어서, "상부", "하부", "앞", "뒤", "상승", "하강" 등과 같은 방향에 대한 용어는 설명되고 있는 그림의 위치를 참조로 하여 사용된다. 본 발명의 일 실시예의 구성요소들은 다수의 다른 위치에 놓일 수 있으므로, 방향에 대한 용어는 설명을 위하여 사용되는 것이고, 결코 제한적인 것은 아니다. 다른 실시예들이 활용될 수 있으며, 구조적 또는 논리적인 변화들이 본 발명의 영역을 벗어나지 않고도 만들어질 수 있음을 이해해야 한다. 그러므로, 다음의 발명의 상세한 설명은 제한적인 의미로 채택된 것은 아니며, 본 발명의 영역은 첨부된 청구범위에 의하여 정의된다.

도 1은 본 발명의 일 실시예에 따른 애플리케이션 패키지(10)의 블록도를 나타낸다. 애플리케이션 패키지(10)는 논굿 다이(KGD)(12)와 애플리케이션 다이(14)를 포함한다. 한 예에서, KGD(12)는 DRAM(20)을 포함하는데, 이 DRAM은 몇 비트의 데이터를 저장하는데 사용될 수 있는 큰 갯수의 단일 셀들을 포함한다. KGD(12)는 에러 정정 회로(22)를 더 포함하는데, 이것은 이하에 보다 충분히 논의될 것이다. 한 예에서, 애플리케이션 다이(14)는 마이크로 제어기 또는 이와 유사한 장치일 수 있는 제어 회로(24)를 포함할 수 있다. 다른 실시예에서, 애플리케이션 다이(14)는 제어 회로(24)를 포함하지 않을 수 있고, 대신 다른 DRAM 다이 또는 다이, 플래쉬 메모리 다이(들), 다른 형태의 메모리 다이(들), 마이크로 프로세서, 또는 DRAM KGD를 제어하는 마이크로 제어기를 포함할 수 있다. 애플리케이션 다이(14)의 기능은 에러 정정 회로에 특별히 중요한 것은 아니다.

KGD(12)와 애플리케이션 다이(14)는 메모리를 활용하는 다양한 애플리케이션들에 사용하기 위하여 애플리케이션 패키지(10)로서 함께 패키지될 수 있다. 일 실시예에서, DRAM(20)은 애플리케이션 다이(14) 또는 이 다이의 구성요소에 의하여 액세스되거나, 외부 구성요소에 의하여 액세스될 수 있다. 애플리케이션 다이(14)가 제어 회로(24)를 포함하는 일 실시예에서, 제어 회로(24)는 DRAM(20)을 액세스 할 수 있으며 추가의 외부 구성요소에 결합할 수 있다.

일반적으로, 제조사는 고객에게 KGD(12)를 배송하는데, 고객은 이후 KGD(12)를 애플리케이션 다이(14)와 함께 패키지하여 애플리케이션 패키지(10)로 만들 수 있다. KGD(12) 내의 DRAM(20)에 단일 셀의 장애가 유입되는 경우, 이들의 패키지 동안, 또는 패키지 전 또는 후에 장애가 발생했던 경우까지도, 에러 정정 회로(22)는 본 발명의 일 실시예에 따라, 이러한 장애를 고치기 위하여 사용될 수 있다.

셀들이나 또는 비트들에 대한 에러 정정은 에러 정정 코드를 채택함으로써 이루어질 수 있다. 알려진 이와같은 코드의 하나는 해밍 코드(Hamming code)이다. 필수적으로 해밍 코드는 에러 정정 또는 패리티 비트들을 데이터 스트림 내에 삽입하여 전체 비트수를 증가시킴으로써, 비트 에러들을 검출 및 정정 할 수 있다. 한 예에서, 해밍 코드는 (15, 11)이 될 수 있다. 이러한 경우, 11비트 데이터 스트림은 전체 비트수를 15로 만들도록 삽입된 4개의 패리티 비트를 갖는다. 이 패리티 비트들은 비트에러가 발생했는지를 판정하기 위하여 데이터가 추출된 후 조사될 수 있다.

도 2는 (15, 11) 해밍 코드를 나타내는 표이다. 표의 첫번째 열은 비트위치 1-15의 목록이다. 지적했듯이, 4개의 패리티 비트를 삽입한 후, 전체 15개의 비트 위치들이 존재한다. 테이블의 두번째 열은 비트 정의에 대한 목록이다. 11비트 데이터 스트림으로부터의 데이터 비트들은 D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, 및 D10으로 표기된다. 4개의 패리티 비트들은 P0, P1, P2, 및 P3로 표기된다. 명백할 것이지만, 패리티 비트들은 2의 제곱의 위치 또는 2ⁿ의 위치들 각각에 위치되어, 위치 1, 2, 4, 및 8에 있게 될 것이다.

각 패리티 비트는 이후 코드 워드(code word) 내의 몇몇 비트들에 대한 패리티를 계산한다. 패리티 비트의 위치는 교번적으로 검사 및 건너뛰는(skip) 비트들의 시퀀스를 결정한다. 제 1 위치의 P0에 대해, 비트들의 시퀀스는 매번 다른 1비트 위치 마다 검사, 즉 하나 검사, 하나 건너뜀, 하나 검사, 하나 건너뜀, 등을 하게 될 것이다. 제 2 위치의 P1에 대해, 비트들의 시퀀스는 매번 다른 2비트 위치 마다 검사, 즉 2개 검사, 2개 건너뜀, 2개 검사, 2개 건너뜀, 등을 하게 될 것이다. 제 3 위치의 P2에 대해, 비트들의 시퀀스는 매번 다른 4비트 위치 마다 검사, 즉 4개 검사, 4개 건너뜀, 4개 검사, 4개 건너뜀, 등을 하게 될 것이다. 제 4 위 치의 P3에 대해, 비트들의 시퀀스는 매번 다른 8비트 위치 마다 검사, 즉 8개 검사, 8개 건너뜀, 8개 검사, 8개 건너뜀, 등을 하게 될 것이다.

쓰기 동작을 위하여, 패리티 비트는 이후 상기 위치들의 시퀀스에 있는 1의 전체 갯수가 홀수면 1로 설정되고, 상기 위치들의 시퀀스에 있는 1의 전체 갯수가 짝수면 0으로 설정될 것이다. 이러한 것은 각 패리티 비트(XOR 연산으로부터의 패리티 비트는 제외)와 관련된 시퀀스 내의 데이터 비트에 배타적 또는 "XOR" 논리연산을 수행함으로써 이루어질 수 있다. XOR 연산의 결과는 관련 패리티 비트의 값을 결정한다. 이러한 방법으로, D0=1, D1=1, D3=0, D4=0, D6=1, D8=1, 및 D10=0 이면, P0는 1로 설정된다.

이후, 읽기 동작을 위하여, 관련 패리티 비트와 함께하는 데이터 비트들에 대한 XOR 연산은 비트 오류의 존재여부를 판정한다. XOR 연산의 결과가 0이면, 비트 오류가 없었던 것이다. 그러나, 결과가 0이 아닌 것은 패리티 비트와 관련된 비트위치에 오류나 에러가 있음을 가리킨다. 예를 들어, 패리티 비트를 포함하는 XOR 연산의 결과가 0011로 되면, 이는 D0 인 비트 3에 비트 오류가 존재함을 가리킨다.

도 3은 본 발명의 일 실시예에 따른 수정된 에러 정정 코드를 나타내는 표이다. 도시된 것은 (12, 8) 에러코드로 불리울 수 있다. 이 수정된 코드에서, 기본적인 규칙은 도 3에 나타낸 (15, 11) 코드에 대해 상술한 것과 동일하며, 단지 8개의 데이터 비트가 사용되고 데이터 비트 3개는 제외된다. 일 실시예에서, 제외된 비트들이 선택되어 보다 안정된 코드가 달성된다.

예를 들어, 일 실시예에서 비트위치 3, 12, 및 15가 제외될 수 있다, 비트위치 15는 각각의 패리티 비트 시퀀스 P0-P3에 나타나므로, 이것을 제외하면 균형이 유지된다. 유사하게, 비트위치 3은 패리티 비트 시퀀스 P0-P3의 절반에 나타나고, 나머지 절반에 비트위치 12가 나타나므로, 이들을 조합하여 제외하면 균형이 유지된다. 당업자라면 기타의 제외하는 조합도 또한 균형을 유지하면서 달성될 수 있음을 알 것이다.

도 3에서, 비트위치는 패리티 비트를 멀리 오른쪽에 위치시키도록 재구성되었다. 표의 첫번째 열은 비트위치 1-2, 4-11 및 12-14(비트위치 3, 12, 및 15는 제외됨)의 목록이다. 표의 두번째 열은 비트 정의에 대한 목록이다. 4개의 패리티 비트들은 멀리 오른쪽에서 P0, P1, P2, 및 P3로 표기된다. 다시, 패리티 비트들은 2의 제곱의 위치 또는 2ⁿ의 위치들 각각에 위치되어, 위치 1, 2, 4, 및 8에 있게 될 것이다. 8비트의 데이터 스트림으로부터의 데이터 비트들은 D0, D1, D2, D3, D4, D5, D6, 및 D7로 표기된다. 도 4에 관한 이하의 설명에서 보다 명확해 질 것이지만, 도 3에 나타낸 수정된 에러 정정 코드는 어떤 구성의 실시예에서 장점을 가진다.

도 2에 나타낸 에러 정정 코드로 그랬듯이, 도 3에 나타낸 수정된 정정코드는 각 패리티 비트가 코드 워드 내의 몇몇 비트들에 대한 패리티를 계산한다. 패리티 비트의 위치는 교대로 검사 및 건너뛰는(skip) 비트들의 시퀀스를 결정한다. 제 1 위치의 P0에 대해, 비트들의 시퀀스는 매번 다른 1비트 위치 마다 검사, 즉 하나 검사, 하나 건너뜀, 하나 검사, 하나 건너뜀, 등을 하게 될 것이다. 이 시퀀스는 비트위치 3, 12 및 15가 제외되기 전에 결정되어 이들 나중에 제외된 비트들은 각 패리티 비트를 위한 시퀀스를 결정할 때 여전히 검사 또는 건너뛰게 된다. 제 2 위치의 P1에 대해, 비트들의 시퀀스는 2비트 위치 걸러 검사, 즉 2개 검사, 2개 건너뜀, 2개 검사, 2개 건너뜀, 등을 하게 될 것이다. 제 3 위치의 P2에 대해, 비트들의 시퀀스는 4비트 위치 걸러 검사, 즉 4개 검사, 4개 건너뜀, 4개 검사, 4개 건너뜀, 등을 하게 될 것이다. 제 4 위치의 P3에 대해, 비트들의 시퀀스는 8비트 위치 걸러 검사, 즉 8개 검사, 8개 건너뜀, 8개 검사, 8개 건너뜀, 등을 하게 될 것이다.

쓰기 동작을 위하여, 패리티 비트는 이후 상기 위치들의 시퀀스에 있는 1의 전체 갯수가 홀수면 1로 설정되고, 상기 위치들의 시퀀스에 있는 1의 전체 갯수가 짝수면 0으로 설정될 것이다. 이러한 것은 각 패리티 비트(XOR 연산으로부터의 패리티 비트는 제외)와 관련된 시퀀스 내의 데이터 비트에 XOR 논리 연산을 수행함으로써 이루어질 수 있다. XOR 연산의 결과는 관련 패리티 비트의 값을 결정한다.

도 4는 본 발명의 일 실시예에 따른 데이터 메모리와 에러 정정 회로(ECC: Error Correction Circuit)(50)를 나타낸다. 일 실시예에서 도 3에 나타낸 수정된 에러 정정 코드와 관련하여 사용될 수 있다. ECC(50)는 데이터 메모리(52), 패리티 메모리(54), 쓰기 트리(56), 읽기 트리(58), 디코더(60), 읽기 데이터 버퍼(62), 및 쓰기 데이터 버퍼(64)를 포함한다. 동작에 있어서 ECC(50)는 데이터 메모리(52) 내의 저장 동안 비트 오류 또는 에러가 데이터 내에 발생하는지를 판정하고, 이러한 어떤 에러에 의하여 영향을 받은 특정 비트들을 식별하며, 그리고/또는 이러한 어떤 에러를 정정하기 위하여, 데이터를 쓰고 읽는데 패리티 데이터를 활용한다.

데이터 메모리(52)는 도 1에 나타낸 DRAM(20)과 같은 DRAM 또는 그 일부가 될 수 있다. 데이터 메모리(52)는 통상의 읽기/쓰기 데이터를 저장하며, 이 데이터는 외부 사용자에 의하여 DRAM에 쓰여지거나 이 DRAM으로부터 읽혀진다. 통상의 읽기/쓰기 데이터는 읽기 및 쓰기 버퍼(62, 64)에 결합되는 읽기/쓰기 라인(68)을 통해 데이터 메모리(52)에 인터페이스된다. ECC(50)에서, 에러 검출 및 정정 논리부는 아래에 보다 완전히 설명될 것이지만, 소자의 데이터 경로에 합체된다.

패리티 메모리(54)는 일반적인 쓰기 데이터로부터 발생되는 패리티 데이터를 저장하는데 사용된다. 쓰기 동작 동안, 통상의 쓰기 데이터는 쓰기 트리(56)에 의하여 쓰기 버퍼(64)로부터 수신되고, 쓰기 패리티 데이터가 발생되어 쓰기 패리티 라인(67) 상에서 패리티 메모리(54)로 전송된다. 일 실시예에서, 쓰기 트리(56)는 제 1, 제 2, 제 3, 및 제 4의 쓰기 트리 세그먼트(80, 82, 84, 86)를 포함한다. 읽기동작 동안, 패리티 데이터는 데이터 메모리(52)로부터의 통상의 데이터와 병행하여 패리티 메모리(54)로부터 판독된다. 읽기 패리티 데이터는 패리티 메모리(54)로부터 읽기 패리티 데이터 라인(66)을 통해 읽기 트리(58)에 의하여 수신된다. 일 실시예에서, 읽기 트리(58)는 제 1, 제 2, 제 3, 제 4의 읽기 트리 세그먼트(90, 92, 94, 96)를 포함한다. 읽기 트리(58)로부터의 출력은 디코더(60)에 의하여 수신되어, 읽기 데이터 버퍼(62)로 전송된다.

ECC(50)의 일 실시예의 동작에 있어서, 통상의 쓰기 데이터(70)는 쓰기 버퍼(64)에서 외부 소스로부터 수신된다. 일 실시예에서, 통상의 쓰기 데이터는 8비트의 데이터이다. 통상의 쓰기 데이터는 이후 읽기/쓰기 라인(68)을 통해 데이터 메모리(52)에, 그리고 쓰기 트리(56)에 병렬로 전송된다. 이후 쓰기 트리(56)는 8비트의 통상의 쓰기 데이터에 관련된 패리티 데이터를 생성한다.

일 실시예에서, 쓰기 트리(56)는 패리티 비트를 생성하기 위하여 제 1, 제 2, 제 3, 및 제 4의 쓰기 트리 세그먼트(80, 82, 84, 86)를 사용한다. 4개의 쓰기 트리 세그먼트(80, 82, 84, 86) 각각은 통상의 8비트 쓰기 데이터에 대한 5비트의 조합을 수신한다. 일 실시예에서, 5비트의 조합은 도 3에 나타낸 수정된 에러 정정 코드에 따라서 결정된다. 쓰기 경로 XOR 입력은 상기 도면에 표기되어 있다. 이와같은 방법으로, 각각의 4개의 쓰기 트리 세그먼트(80, 82, 84, 86)는 하나의 패리티 비트에 관련지어진다. 예를 들어, 일 실시예에서 제 1 쓰기 트리 세그먼트(80)는 패리티 비트 P0과 관련되고, 제 2 쓰기 트리 세그먼트(82)는 패리티 비트 P1과 관련되며, 제 3 쓰기 트리 세그먼트(84)는 패리티 비트 P2와 관련되고, 제 4 쓰기 트리 세그먼트(86)는 패리티 비트 P3과 관련된다.

따라서, 일 실시예에서, 제 1 쓰기 트리 세그먼트(80)는 통상의 쓰기 데이터 비트로부터 5비트를 수신한다. 일 예에서, 이들 비트위치는 도 3에서 "P0에 대한 XOR"로 표기된 열에서 가리킨 "X"를 갖는 것들이다. 이러한 방법으로, 5개의 선택된 비트들은 매번 다른 1비트 위치를 검사, 즉 하나 검사, 하나 건너뜀, 하나 검사, 하나 건너뜀 등을 하는 것으로부터 온다, 이들 5비트는 XOR 게이트들에 보내져 서 단일의 출력비트가 결과적으로 생긴다. 이 결과로 생긴 비트는 그 시퀀스에 관련된 패리티 비트로서 이 경우 P0이다.

제 2 쓰기 트리 세그먼트(82)는 유사하게, 도 3에 "P1에 대한 XOR"로 표기된 열에서 가리킨 "X를 갖는 이들 비트 위치들로부터 비트들을 수신한다. 이러한 방법으로, 5개의 선택된 비트들은 매번 다른 2비트 위치를 검사, 즉 2개 검사, 2개 건너뜀, 2개 검사, 2개 건너뜀 등을 하는 것으르부터 온다, 이들 5비트는 XOR 게이트들에 보내져서 단일의 출력비트가 결과적으로 생긴다. 이 결과로 생긴 비트는 그 시퀀스에 관련된 패리티 비트로서 이 경우 P1이다.

제 3 쓰기 트리 세그먼트(84)도 유사하게, 도 3에 "P2에 대한 XOR"로 표기된 열에서 가리킨 "X를 갖는 이들 비트 위치로부터 비트들을 수신한다. 이러한 방법으로, 5개의 선택된 비트들은 매번 다른 4비트 위치를 검사, 즉 4개 검사, 4개 건너뜀, 4개 검사, 4개 건너뜀 등을 하는 것으르부터 온다, 이들 5비트는 XOR 게이트들에 보내져서 단일의 출력비트가 결과적으로 생긴다. 이 결과로 생긴 비트는 그 시퀀스에 관련된 패리티 비트로서 이 경우 P2이다.

제 4 쓰기 트리 세그먼트(86)도 유사하게, 도 3에 "P3에 대한 XOR"로 표기된 열에서 가리킨 "X를 갖는 이들 비트 위치로부터 비트들을 수신한다. 이러한 방법으로, 5개의 선택된 비트들은 매번 다른 8비트 위치를 검사, 즉 8개 검사, 8개 건너뜀, 8개 검사, 8개 건너뜀 등을 하는 것으르부터 온다, 이들 5비트는 XOR 게이트들에 보내져서 단일의 출력비트가 결과적으로 생긴다. 이 결과로 생긴 비트는 그 시퀀스에 관련된 패리티 비트로서 이 경우 P3이다.

일 실시예에서, 각각의 쓰기 트리 세그먼트(80, 82, 84, 86)는 3개의 단으로된 4개의 XOR 게이트를 포함한다. 예로서, 일 실시예에서 제 1 쓰기 트리 세그먼트(80)는 4개의 XOR 게이트(80A-80D)를 포함한다. 제 1단에서 XOR 게이트(80A, 80B)는 5비트의 선택된 통상의 쓰기 데이터 4개를 수신한다. 제 2단에서 XOR 게이트(80C)는 제 1단의 게이트(XOR 게이트 80A, 80B)로부터의 출력을 수신한다. 제 3 최종 단에서 XOR 게이트(80D)는 이후 제 2단으로부터 XOR 게이트(80C)의 출력을 수신하고, 통상의 쓰기 데이터 중 나머지 5번째 비트를 수신한다. 제 3단의 XOR 게이트(80D)의 출력은 패리티 비트(예를 들어, P0)이다. 예를 들어, 패리티 비트 P0는 쓰기 트리 세그먼트(80)로부터의 출력이고, 패리티 비트 P1은 쓰기 트리 세그먼트(82)로부터의 출력이며, 패리티 비트 P2는 쓰기 트리 세그먼트(84)로부터의 출력이고, 패리티 비트 P3는 쓰기 트리 세그먼트(86)로부터의 출력이다. 4개의 패리티 비트 P0-P3는 이후 쓰기 패리티 라인(67)을 통해서 패리티 메모리(54)에 저장된다.

당업자라면, 다른 논리 게이트 및 유사 회로의 구성도 본 발명과 일치하는 유사한 결과를 달성할 것임을 깨닫게 될 것이다. 더욱이, 다른 쓰기 트리 세그먼트(82, 84, 86) 각각은 쓰기 트리 세그먼트(80)에 대해서 나타낸 것과 유사하게 3단으로된 5개의 XOR 게이트를 포함할 수 있다.

읽기 동작 동안, 읽기 트리(58)는 데이터 메모리(52)로부터의 통상의 읽기 데이터를 패리티 메모리(54)로부터의 해당 패리티 읽기 데이터와 조합하여, 저장 동작 동안에 데이터 내에서 오류가 발생되었는지를 판정한다. 읽기 트리(58)의 출력은 오류가 발생했는지와 어떤 비트 위치가 오류를 포함하고 있는지를 가리킨다.

일 실시예에서, 각 패리티 데이터 비트 P0-P3는 읽기 트리 세그먼트(90, 92, 94, 96) 중 하나에 입력된다. 예를 들어, 일 실시예에서 패리티 비트 P0는 제 1 읽기 트리 세그먼트(90)에 입력되고, 패리티 비트 P1은 제 2 읽기 트리 세그먼트(92)에 입력되며, 패리티 비트 P2는 제 3 읽기 트리 세그먼트(94)에 입력되고, 패리티 비트 P3은 제 4 읽기 트리 세그먼트(96)에 입력된다. 4개의 읽기 트리 세그먼트(90, 92, 94, 96) 각각은 8비트의 통상의 읽기 데이터 중 5비트 조합을 병렬로 수신한다. 일 실시예에서 5비트의 조합은 도 3에 나타낸 수정된 에러 정정 코드에 따라서 결정된다. 읽기 경로 XOR 입력들은 도면에 표기되어 있다.

따라서, 일 실시예에서 제 1 읽기 트리 세그먼트(90)는 패리티 비트 P0와, "P0에 대한 XOR"로 표기된 열(도 3에서)에서 "X"로 마킹된 비트위치의 통상의 읽기 데이터로부터 5비트를 수신한다. 유사하게, 제 2 읽기 트리 세그먼트(92)는 패리티 비트 P1과, "P1에 대한 XOR"로 표기된 열(도 3에서)에서 "X"로 마킹된 비트위치의 통상의 읽기 데이터로부터 5비트를 수신한다. 유사하게, 제 3 읽기 트리 세그먼트(94)는 패리티 비트 P2와, "P2에 대한 XOR"로 표기된 열(도 3에서)에서 "X"로 마킹된 비트위치의 통상의 읽기 데이터로부터 5비트를 수신한다. 그리고 마지막으로 제 4 읽기 트리 세그먼트(96)는 유사하게 패리티 비트 P3와, "P3에 대한 XOR"로 표기된 열(도 3에서)에서 "X"로 마킹된 비트위치의 통상의 읽기 데이터로부터 5비트를 수신한다.

일 실시예에서, 4개의 읽기 트리 세그먼트(90, 92, 94, 96) 각각은 3단으로된 5개의 XOR 게이트를 포함한다. 예를 들어, 일 실시예에서 제 1 읽기 트리 세그 먼트(90)는 5개의 XOR 게이트(90A-90E)를 포함한다. 제 1단에서 XOR 게이트(90A, 90B)는 5비트의 선택된 통상의 쓰기 데이터 4개를 수신한다. 제 2단에서 XOR 게이트(90C)는 제 1단의 게이트로부터의 출력을 수신하고, XOR 게이트(90D)는 패리티 비트와 함께 통상의 쓰기 데이터 중 남은 5번째 비트를 수신한다. 마지막 제 3단의 XOR 게이트(90E)는 이후 제 2단으로부터의 게이트(90C, 90D) 모두의 출력을 수신한 후, 그 결과를 디코더(60)에 출력한다.

당업자라면, 다른 논리 게이트 및 유사 회로의 구성도 본 발명과 일치하는 유사한 결과를 달성할 것임을 깨닫게 될 것이다. 더욱이, 다른 읽기 트리 세그먼트(92, 94, 96) 각각은 읽기 트리 세그먼트(90)에 대해서 나타낸 것과 유사하게 3단으로된 5개의 XOR 게이트를 포함할 수 있다.

일 실시예에서, 디코더(60)는 저장 동작 동안에 데이터에 비트 오류가 있었는지를 판정한다. 일 실시예에서, 디코더(60)는 읽기 트리(58)의 결과를 해석하여, 만일 있다면 어떤 데이터 비트가 오류를 갖는지를 가리키도록 하나의 출력을 액티브로 설정하는 표준의 1-핫 디코더(one-hot decoder)이다. 읽기/쓰기 스위치는 주어진 비트가 오류 비트인지를 기초로하여 읽기 출력라인(72) 상에서 각 읽기 데이터 비트를 불변인 채로 통과시키거나 그 비트를 반전시킨다.

일 실시예에서, 읽기 트리 세그먼트(90, 92, 94, 96)로부터 오는 결과는 오류가 발생했는지를 판정하고, 또한 피해 비트를 식별한다. 예를 들어, 읽기 트리 세그먼트(90, 92, 94, 96)의 결과가 "0000" 이면, 이것은 오류 또는 에러가 저장시간 동안에 데이터에서 존재하지 않았음을 의미한다. 반면에, 읽기 트리 세그먼트 (90, 92, 94, 96)의 결과가 "1010" 이면, 이것은 오류가 있었고, 그 오류는 D4에 해당하는 비트 위치 10에서 발생했음을 의미한다(도 3 참조).

일 실시예에서, 도 3에 나타낸 (12, 8)의 수정된 에러 정정 코드는 ECC(50) 내의 데이터 경로에 합체된다. 이와 같은 방식으로, 메모리 어레이 구조에 대해 공격적인 변화를 줄 필요 없이도, 여전히 소자 상에서 정정 가능한 오류의 수를 최대로 제공한다.

일 실시예에서, 데이터 메모리(52)는 상당히 빠른 데이터 타이밍을 제공하기 위하여, 데이터 읽기/쓰기 버퍼(62, 64)에 가까이 근접하여 위치된다. 반면에, 패리티 메모리(54)는 데이터 메모리(52)에 비해서 데이터 읽기/쓰기 버퍼(62, 64)로부터 더 멀리 위치된다. 이는 패리티 데이터의 타이밍이 데이터 메모리(52)의 타이밍 보다 더 늦은 결과를 낳는다. 일 실시예에서, 이러한 보다 늦은 타이밍은 읽기 트리(58)에서 보상된다.

이러한 방법으로, ECC(50)의 일 실시예의 동작에서, 패리티 읽기 데이터는 읽기 트리 세그먼트(90, 92, 94, 96)의 제 2단(예를 들어, XOR 게이트 90D)으로 진입하고, 통상의 읽기 데이터는 제 1단(예를 들어, XOR 게이트 90A 및 90B)에 진입한다. 이러한 방법으로, 빠른 통상의 데이터와 상대적으로 느린 패리티 데이터 사이의 타이밍 차이가 상쇄 및/또는 보상될 수 있다. 더욱이 도 3에 나타낸 수정된 코드는 읽기 트리(58)를 위하여 읽기 데이터의 5개 비트만을 사용하기 때문에, 본 실시예에서 단지 3단의 논리 게이트 만이 사용된다. 따라서, 빠른 통상의 데이터와 상대적으로 느린 패리티 데이터 사이의 타이밍 차이가 추가의 논리 게이트 단으 로 보상될 수 있다. 도 2에서 각 패리티 비트에 대해 나타낸 7비트와 같이, 추가의 읽기 데이터 비트가 사용되는 곳에서는, 타이밍 차이의 보상이 보다 복잡해질 것이다.

또한, 쓰기 및 읽기 경로를 위하여 별도로 쓰기 트리(56)와 읽기 트리(58)를 제공하는 것은 ECC(50) 내에서 양호한 전체 타이밍을 달성하기 위하여, 쓰기 및 읽기 트리(56, 58)에 대한 최적의 위치를 허용한다. 쓰기 트리(56)은 통상의 쓰기 데이터 값과 에러 정정 코드를 기초로하여 패리티 데이터를 생성하는데 사용된다. 쓰기 트리(56)의 출력은 패리티 메로리(54)에 직접 기록된다.

비록 특정의 실시예가 여기에 표현 및 서술되었지만, 당업자라면 본 발명의 영역을 벋어나지 않고도 다양한 대안 및/또는 동등의 구현물들이 도시 및 서술된 특정 실시예를 대체할 수 있음을 알 것이다. 예를 들어, 도 3은 8비트 또는 단일 바이트의 데이터에 대한 정의를 나타낸다. 당업자라면, 본 발명이 어떻게 단일 바이트의 예 뿐만아니라 여러 바이트에도 역시 적용 가능한가를 알 수 있을 것이다. 각각의 추가 바이트의 데이터는 바이트 내에 선택된 5비트의 데이터 시퀀스와 함께 관련된 4개의 패리티 비트를 가질 것이다. 이러한 방법으로, 16비트, 32비트 및 64비트 뿐 아니라 다른 구성들도 ECC(50)에 쉽게 수용될 수 있다.

따라서, 본 애플리케이션은 여기에서 논의된 특정 실시예에 대한 어떠한 적용물 또는 변형물도 포함하도록 의도한 것이다. 그러므로, 본 발명은 청구범위 및 청구범위와 동등한 것에 의하여 만 제한되도록 의도한 것이다.

패키지 작업후 DRAM 셀들을 복구하기 위한 해결책을 제공한다.

Claims

에러 정정 회로에 있어서,

일군의 데이터를 수신 및 저장하도록 구성된 데이터 메모리와,

상기 일군의 데이터를 수신하고 패리티 비트들을 생성하도록 구성된 쓰기 트리와,

상기 쓰기 트리에 결합되어, 상기 패리티 비트들을 수신 및 유지하도록 구성된 패리티 메모리와,

상기 데이터 메모리로부터 상기 일군의 데이터를 그리고 상기 패리티 메모리로부터 상기 패리티 비트들을 수신하고, 상기 데이터 메모리 내의 장애에 대한 표시를 발생하도록 구성된 읽기 트리를 포함하는

에러 정정 회로.
제 1 항에 있어서,

상기 쓰기 트리는 제 1, 제 2, 제 3, 및 제 4 쓰기 트리 세그먼트를 더 포함하고, 상기 쓰기 트리 세그먼트 각각은 상기 일군의 데이터의 일부를 논리적으로 조합하여 상기 패리티 비트들을 발생시키는

에러 정정 회로.
제 1 항에 있어서,

상기 읽기 트리는 제 1, 제 2, 제 3, 및 제 4 읽기 트리 세그먼트를 더 포함하고, 상기 읽기 트리 세그먼트 각각은 상기 데이터 메모리로부터의 일군의 데이터중 일부를 상기 패리티 비트들 중 하나와 논리적으로 조합하여, 상기 데이터 메모리에 저장된 일군의 데이터 내에 장애가 발생했는가를 판정하는

에러 정정 회로.
제 3 항에 있어서,

상기 각각의 읽기 트리 세그먼트에 의하여 조합된 상기 일부의 데이터는 수정된 해밍 코드(Hamming code)에 따라서 선택되는

에러 정정 회로.
제 3 항에 있어서,

상기 일군의 데이터는 비트 위치에 각각 할당된 일련의 비트들을 포함하고, 상기 제 1 읽기 트리 세그먼트에 의하여 조합된 일부의 데이터는 1비트 걸러 마다 검사함으로써 선택되며, 상기 제 2 읽기 트리 세그먼트에 의하여 조합된 일부의 데이터는 2비트 위치 걸러 검사함으로써 선택되며, 상기 제 3 읽기 트리 세그먼트에 의하여 조합된 일부의 데이터는 4비트 위치 걸러 검사함으로써 선택되며, 상기 제 4 읽기 트리 세그먼트에 의하여 조합된 일부의 데이터는 8비트 위치 걸러 검사함으로써 선택되는

에러 정정 회로.
제 5 항에 있어서,

상기 일군의 데이터는 8비트를 포함하고 상기 패리티 데이터는 4비트를 포함하여, 12비트의 위치가 존재하는

에러 정정 회로.
애플리케이션 패키지에 있어서,

애플리케이션 다이와,

상기 애플리케이션 다이에 결합되는 논굿다이(known good die)를 포함하고,

상기 논굿다이(kown good die)는

쓰기 데이터를 유지하도록 구성된 메모리와,

상기 쓰기 데이터를 수신하고, 이 쓰기 데이터로부터 패리티 데이터를 생성하도록 구성된 쓰기 트리와,

상기 메모리로부터 읽기 데이터를 수신하고, 패리티 메모리로부터 패리티 데이터를 수신하도록 구성된 읽기 트리를 더 포함하되,

상기 읽기 트리는 상기 데이터 메모리 내에서 장애가 발생했는지를 나타내는 출력을 발생시키는

애플리케이션 패키지.
제 7 항에 있어서,

상기 쓰기 트리는 복수의 쓰기 트리 세그먼트를 포함하고, 상기 읽기 트리는 복수의 읽기 트리 세그먼트를 포함하는

애플리케이션 패키지.
제 8 항에 있어서,

상기 각 쓰기 트리 세그먼트는 제 1, 제 2 및 제 3단으로 배열되고, 상기 각 단은 최소 하나의 배타적 논리 OR게이트를 포함하며, 상기 각 읽기 트리 세그먼트는 제 1, 제 2 및 제 3단으로 배열되고, 이들 각 단은 최소 하나의 배타적 논리 OR게이트를 포함하는

애플리케이션 패키지.
제 9 항에 있어서,

상기 메모리로부터의 읽기 데이터는 상기 각각의 읽기 트리 세그먼트의 제 1단에서 수신되고, 상기 패리티 메모리로부터의 패리티 데이터는 상기 각각의 읽기 트리 세그먼트의 제 2단에서 수신되는

애플리케이션 패키지.
제 10 항에 있어서,

상기 쓰기 트리는 4개의 쓰기 트리 세그먼트를 포함하고, 상기 읽기 트리는 4개의 읽기 트리 세그먼트를 포함하는

애플리케이션 패키지.
제 7 항에 있어서,

쓰기 데이터를 상기 메모리로 전송하고 상기 메모리로부터 읽기 데이터를 전송하도록 구성되는 입력 및 출력 버퍼들을 더 포함하고, 상기 메모리는 상기 패리티 메모리보다 더 상기 입력 및 출력 버퍼들에 근접하도록 구성되는

애플리케이션 패키지.
메모리 장치에 있어서,

복수의 비트를 갖는 쓰기 데이터를 저장하는 데이터 메모리와,

상기 쓰기 데이터를 수신하여 상기 쓰기 데이터로부터 패리티 데이터를 생성하는 쓰기 트리와,

상기 패리티 데이터를 수신 및 유지하는 패리티 메모리와,

상기 데이터 메모리로부터 읽기 데이터를, 그리고 상기 패리티 메모리로부터 패리티 데이터를 수신하고, 데이터 메모리 내에 상기 쓰기 데이터를 저장하는 동안, 상기 쓰기 데이터 내에 오류가 발생했는지를 나타내는 읽기 트리를 포함하는

메모리 장치.
제 13 항에 있어서,

상기 읽기 트리에 결합되어, 오류가 표시되면 이 오류에 영향을 받은 쓰기 데이터 내의 비트를 식별하는 수단을 더 포함하는

메모리 장치.
제 13 항에 있어서,

상기 읽기 트리에 결합되어, 상기 읽기 트리로부터의 출력을 수신하고, 오류 가 표시되면 상기 읽기 데이터를 정정하는 수단을 더 포함하는

메모리 장치.
제 14 항에 있어서,

상기 쓰기 데이터 내의 비트를 식별하기 위한 수단은 상기 읽기 트리에 결합되어, 상기 읽기 트리로부터의 출력을 수신하도록 구성되는 검출기 회로이며, 상기 검출기는 오류가 표시되면 상기 읽기 데이터를 정정하는

메모리 장치.
에러 정정 회로에 있어서,

일군의 데이터를 수신하고 저장하도록 구성되는 데이터 메모리와,

상기 일군의 데이터를 수신하고 패리티 비트를 생성하도록 각각 구성되는 복수의 세그먼트를 갖는 쓰기 트리와,

상기 쓰기 트리에 결합되고, 상기 패리티 비트들을 수신 및 저장하도록 구성되는 패리티 메모리와,

상기 데이터 메모리로부터 상기 일군의 데이터의 일부를 수신하고, 상기 패리티 메모리로부터 패리티 비트를 수신하도록 각각 구성되는 복수의 세그먼트를 갖는 읽기 트리를 포함하고,

상기 읽기 트리는 상기 데이터 메모리에 저장된 일군의 데이터에 오류가 발생되었는지의 여부에 대한 표시를 발생시키는

에러 정정 회로.
메모리 장치 내의 장애를 검출하기 위한 방법에 있어서,

데이터 메모리에 일군의 데이터를 기록하는 단계와,

상기 일군의 데이터를 수신하도록 구성된 쓰기 트리에 상기 일군의 데이터를 기록하는 단계와,

상기 일군의 데이터를 이용하여 상기 쓰기 트리로 패리티 비트들을 생성하는 단계와,

상기 패리티 비트들을 패리티 메모리에 저장하는 단계와,

상기 데이터 메모리로부터의 일군의 데이터와 패리티 메모리로부터의 패리티 비트들을 읽기 트리에서 논리적으로 조합하는 단계와,

상기 데이터 메모리에 기록된 일군의 데이터 내에 오류가 발생했는가에 대한 표시를 발생시키는 단계를 포함하는

메모리 장치 내의 장애를 검출하기 위한 방법.
제 18 항에 있어서,

상기 쓰기 트리 내의 제 1, 제 2, 제 3, 및 제 4 쓰기 트리 세그먼트는 상기 일군의 데이터를 논리적으로 조합하여 패리티 비트를 발생시키기 위해서 사용되는

메모리 장치 내의 장애를 검출하기 위한 방법.
제 18 항에 있어서,

상기 읽기 트리 내의 제 1, 제 2, 제 3, 및 제 4 읽기 트리 세그먼트는 상기 데이터 메모리로부터의 일군의 데이터 중 일부를 상기 패리티 비트들 중의 하나와 논리적으로 조합하여, 상기 데이터 메모리의 일군의 데이터에 오류가 발생했는지를 판정하기 위하여 사용되는

메모리 장치 내의 장애를 검출하기 위한 방법.
제 18 항에 있어서,

수정된 해밍 코드에 따라서 상기 일부의 데이터를 상기 읽기 트리 세그먼트와 조합하는 단계를 더 포함하는

메모리 장치 내의 장애를 검출하기 위한 방법.
애플리케이션 패키지를 제조하는 방법에 있어서,

애플리케이션 다이를 제공하는 단계와,

논굿다이를 상기 애플리케이션 다이에 결합하는 단계와,

일군의 데이터를 데이터 메모리에 기록하는 단계와,

상기 일군의 데이터를 수신하도록 구성된 쓰기 트리에 상기 일군의 데이터를 기록하는 단계와,

상기 일군의 데이터를 이용하여 상기 쓰기 트리로 패리티 비트들을 생성하는 단계와,

상기 데이터 메모리로부터의 일군의 데이터를 상기 패리티 비트들과 논리적으로 조합하는 단계와,

상기 데이터 메모리에 기록한 일군의 데이터 내에 오류가 발생했는지에 대한 표시를 발생시키는 단계를 포함하는

애플리케이션 패키지를 제조하는 방법.
제 22 항에 있어서,

배타적 논리 OR 게이트의 동작을 사용하여, 상기 데이터 메모리로부터의 일군의 데이터를 상기 패리티 비트들과 논리적으로 조합하는 단계를 더 포함하는

애플리케이션 패키지를 제조하는 방법.
에러 정정 방법에 있어서,

일군의 데이터를 데이터 메모리에 저장하는 단계와,

복수의 세그먼트를 갖는 쓰기 트리의 각각의 세그먼트 내에 상기 일군의 데이터를 이용하여 패리티 비트를 생성하는 단계와,

상기 복수의 세그먼트에 의하여 생성된 패리티 비트를 상기 쓰기 트리에 저장하는 단계와,

상기 데이터 메모리로부터의 일군의 데이터의 일부와 패리티 메모리로부터의 패리티 비트를 복수의 세그먼트를 갖는 읽기 트리의 각 세그먼트에서 조합하는 단계와,

상기 데이터 메모리로부터의 일부의 데이터와 패리티 비트의 조합으로부터, 상기 데이터 메모리에 저장된 일군의 데이터에 오류가 발생되었는지에 대한 표시를 발생시키는 단계를 포함하는

에러 정정 방법.