CN1825495A - 误差校正电路和方法 - Google Patents

Abstract

本发明包括一种误差校正电路，具有数据存储器，写入树，奇偶存储器和读取树。数据存储器被配置成用来保持一组数据。写入树被配置成用来接收该组数据和产生奇偶数据。奇偶存储器耦合到写入树并且被配置成用来接收和保持奇偶数据。读取树被配置成用来接收来自数据存储器的数据和来自奇偶存储器的奇偶数据。读取树被配置成用来产生在数据存储器的存储期间是否有错误出现在数据中的指示。

Description

误差校正电路和方法

背景技术

本发明涉及一种误差校正电路和方法。特别地，为与动态随机存取存储器(DRAM)***联合使用的误差校正电路提供一种***和方法。最近，制造商和消费者在日益使用“被确认优质管芯(known good die)”(KGD)应用。由于KGD应用，对消费者提供芯片装置而代替单独的封装部件。消费者接着进行封装步骤。例如，可以将DRAM作为KGD发给消费者，然后消费者将KGD与其它装置组合到同一组件中。

然而，在封装的过程中，可能在KGD的DRAM中引入单个单元错误。在一些情况下，这些错误的引入能导致随后的整个组件需要报废。在许多情况下，由于KGD与非常昂贵的装置一起封装，报废整个组件对消费者来说将是非常昂贵的损失。此外，即使在错误没有被引入到不同装置的封装时，将作为KGD的当前高密度DRAM存储器在没有单个单元缺陷下交付给消费者还是愈加困难。因此，需要一种解决方案在封装后恢复DRAM单元。

为了这些和其它原因，需要本发明。

发明内容

本发明的一方面是提供一种误差校正电路，其包括数据存储器，写入树，奇偶存储器，读取树。数据存储器被配置成用来保持一组数据。写入树配置成用来接收该组数据并且产生奇偶数据。奇偶存储器与写入树耦合，并且被配置成用来接收和保持奇偶数据。读取树被配置成用来接收来自数据存储器的数据和来自奇偶存储器的奇偶数据。读取树被配置成用来产生在数据存储器内部的存储中是否有错误在数据中存在的指示。

附图说明

附图包括提供本发明的进一步的理解并且合并和构成了本说明书的一部分。附图示出了本发明实施例以及结合具体描述来阐述本发明的原理。由于参考下面的详细描述将使它们变得越来越容易被理解，本发明的其他实施例和本发明的许多预计优点将很容易被认识。图中的元件并不是必须相互成比例。相同的参考数字表示相应的类似部分。

图1示出了具有存储器和误差校正电路的被确认优质管芯的方框图。

图2用表格示出了误差校正代码。

图3用表格示出了根据本发明的一个实施例的改进校正代码。

图4示出了根据本发明的一个实施例的数据存储器和误差校正电路。

具体实施方式

在下面的详细描述中，将参考附图，于此构成了一部分并且通过本发明实际的示意性特定实施例来引入。对此，方向性的术语，例如“顶面”，“底面”，“前面”，“后面”，“前沿”，“后沿”等等，在使用时参考描述的图形的方向。由于本发明实施例的部件可以在许多方向定位，因此方向性的术语用于说明目的而不是限制。可以理解的是其它实施例也可以被利用并且在不脱离本发明范围下可进行结构或者逻辑的变化。因此，下面的详细描述将不考虑意义的限制，本发明的范围将由所附的权利要求进行限定。

图1示出了根据本发明的一个实施例的应用组件10的方框图。应用组件10包括被确认优质管芯(KGD)12和应用管芯14。在一种情况下中，KGD 12包括动态随机存取存储器(DRAM)20，该动态随机存取存储器(DRAM)20包括大量的单个单元用来存储位数据。KGD 12还包括误差校正电路22，其将在下面进行全面的讨论。在一种情况下，应用管芯14可以包括控制电路24，该控制电路24可以是微控制器或者类似的装置。在另外的实施例中，应用管芯14可以不包括控制电路24，可以替代地包括另一个DRAM管芯或多个管芯，闪存管芯，另一类型存储器管芯，微处理器，或者控制DRAM KGD的微控制器。应用管芯14的功能性对ECC 20并不是特别重要的。

KGD 12和应用管芯14可以被一起封装作为应用组件10，用在利用存储器的不同应用中。在一个实施例中，DRAM 20可以被应用管芯14或者其中的部件存取，或者被外部的部件存取。在一个应用管芯14包括控制电路24的实施例中，控制电路24可以存取DRAM 20并且可以耦合到附加的外部部件。

典型地，它的制造商将KGD 12交给消费者，消费者然后将KGD 12与应用管芯14一起封装到应用组件10中。在单个单元错误被引入到KGD 12内部的DRAM 20的情况下，或者在其封装过程中，或者即使错误出现在封装之前或之后的情况下，根据本发明的一个实施例，误差校正电路22可以被用来校正这些错误。

单元或者位的误差校正可以通过使用误差校正代码来完成。一个众所周知的这种代码是汉明码。基本上，汉明码能通过将误差校正或者奇偶位***到数据流中来检测和纠正位误差，从而提高了整个位数。在一种情况下，汉明码可以是(15，11)。在这种情况下，11位数据流要***四个奇偶位，使得总的位数达到15。奇偶位在数据被提取出来之后被检测，从而确定是否有位误差出现。

图2用表格示出了(15，11)汉明码。表中的第一行列出了1-15的位位置。正如所示出的，在四位奇偶位被***后，现在共有15个位位置。表中的第二行列出了位定义。来自11位数据流的数据位被标注为D0，D1，D2，D3，D4，D5，D6，D7，D8，D9和D10。四个奇偶位标注为P0，P1，P2和P3。很明显，奇偶位位于每一个为2的幂的位置，或者2n的位置，也就是它们位于1，2，4和8。

每个奇偶位接着计算在代码字中一些位的奇偶性。奇偶位的位置决定了位的序列，其中其交替进行校验和跳跃。对于第一个位置的P0，将会每隔一个位位置来校验位序列。也就是说，校验一个，跳越一个，检验一个，跳越一个，等等。对于第二个位置的P 1，将会每隔两个位位置来校验位序列。也就是说，校验两个，跳越两个，校验两个，跳越两个等等。对于第三个位置的P2，将会每隔四个位位置来校验位序列。也就是说，校验四个，跳越四个，校验四个，跳越四个等等。对于第四个位置的P3，将会每隔八个位位置来校验位序列。也就是说，校验八个，跳越八个，检验八个，跳越八个，等等。

对于写入操作，奇偶位在位置序列中的数的总数为奇数时被设置为1并且在位置序列中的数的总数为偶数时被设置为0。这可以通过对在与每个奇偶位(不包括来自XOR运算的奇偶位)有关的序列中的数据位执行的异或(“XOR”)逻辑运算而实现。XOR运算的结果决定了相关奇偶位的值。这样，如果D0＝1，D1＝1，D3＝0，D4＝0，D6＝1，D8＝1并且D10＝0，那么P0被设置为1。

接着，对于读取操作，与相关奇偶位一起的数据位的XOR运算确定是否有位错误。如果XOR运算的结果是0，那么没有位错误。然而，在结果不为0的情况下，表示在与奇偶位有关的位位置有错误或者误差。例如，如果包括奇偶位的XOR运算返回的结果是0011，这表示在3位上，也就是D0上有位错误。

图3用表格示出了根据本发明一个实施例的改进的误差代码。示出的可以被称作(12，8)误差代码。使用该改进的代码，其基本原理与上面在图3中示出的(15，11)代码所描述的是一致的，只有八个数据位被使用并且其它三个数据位被舍弃。在一个实施例中，舍弃的位可以被选择以获得更加平衡的代码。

例如，在位位置3，12和15被舍弃的一个实施例中。由于位位置15出现在每一个奇偶位序列P0-P3，它被舍弃保持了平衡。同样，由于位位置3出现在奇偶位序列P0-P3的一半处，并且位位置12出现在奇偶位序列P0-P3的另一半处，这种组合的舍弃也保持了平衡。对于本领域的技术人员可以知道其它的舍弃组合在保持平衡的情况下也可以获得。

在图3中，位位置被重新组织以将奇偶位放置于较右的地方。表中的第一行列出了位位置1-2，4-11和12-14(位位置3、12和15已经被舍弃)。表中的第二行列出了位的定义。四个奇偶位在较右的一侧标注为P0，P1，P2和P3。再次，奇偶位位于每一个是2的幂的位置，或者2n的位置，也就是它们位于1，2，4和8。来自8位数据流的数据位被标注为D0，D1，D2，D3，D4，D5，D6，和D7。在下面结合图4的解释将会更加清晰，图3所示的改进的误差校正代码在特定配置的实施例具有优点。

如图2所示的误差校正代码，图3所示的改进的误差校正代码是这样的：每个奇偶位计算出代码字中的一些位的奇偶性。奇偶位的位置确定了位的序列是交替地校验和跳跃。对于第一个位置的P0，位的序列将会是每隔一个位位置进行校验。也就是说，校验一个，跳越一个，校验一个，跳越一个等等。这个序列在位位置3、12和15被舍弃之前就已经确定，这样在确定了每个奇偶位的序列后，随后舍弃的位仍然被校验或者跳越。对于第二个位置的P1，位的序列将会是每隔两个位位置进行校验。也就是说，校验两个，跳越两个，校验两个，跳越两个等。对于第三个位置的P2，位的序列将会是每隔四个位位置进行校验。也就是说，校验四个，跳越四个，校验四个，跳越四个等。对于第四个位置的P3，位的序列将会是每隔八个位位置进行校验。也就是说，校验八个，跳越八个，校验八个，跳越八个等。

对于写入操作，如果在位置序列中的数的总数为奇数，奇偶位被设置为1并且如果在位置序列中的数的总数为偶数，奇偶位被设置为0。这可以通过对在与每个奇偶位(不包括XOR运算的奇偶位)相关的序列中的数据位执行XOR逻辑运算。XOR运算的结果决定了相关奇偶位的值。

图4示出了根据本发明实施例的数据存储器和误差校正电路(“ECC”)50。在一个实施例中，它可以与图3示出的改进误差校验代码结合使用。ECC 50包括数据存储器52，奇偶存储器54，写入树56，读取树58，解码器60，读取数据缓冲器62和写入数据缓冲器64。在操作中，ECC 50在写入和读取数据中利用奇偶数据，以确定在数据存储器52内的存储中是否有位错误或者误差出现在数据中，以鉴别被任意的这种误差所影响的特定位，和/或者用来校正任意的这种误差。

数据存储器52可以是DRAM，或者其中的一部分，例如图1所示的DRAM20。数据存储器52存储正常读/写数据，该读/写数据是外部用户写入到DRAM或者从DRAM读出。正常读/写数据通过读写线68与数据存储器52接口，该读/写线68耦合到读和写缓冲器62和64。通过ECC 50，误差检测和校正逻辑被集成于设备的数据路径，如下面进行的完整解释那样。

奇偶存储器54用来存储从正常写入数据中产生的奇偶数据。在写入操作中，通过写入树56从写入缓冲器64中接收正常写入数据，从而产生写入奇偶数据并且在写入奇偶线67上将其传送给奇偶存储器54。在一个实施例中，写入树56包括第一，第二，第三和第四写入树片段80，82，84和86。在读取操作中，从奇偶存储器54读取奇偶数据，这与从数据存储器52读取正常数据是并行的。读取奇偶数据由读取树58经由读取奇偶数据线66从奇偶存储器54接收。在一个实施例中，读取树58包括第一，第二，第三和第四读取树片段90，92，94和96。来自读取树58的输出通过解码器60接收并且被传送给读取数据缓冲器62。

在ECC 50的一个实施例的操作中，在写入缓冲器64上从外部源接收正常写入数据70。在一个实施例中，正常写入数据是八位数据。正常写入数据然后经由读/写线68被并行传送给数据存储器52和写入树56。写入树56接着产生与八位正常写入数据关联的奇偶数据。

在一个实施例中，写入树56使用第一，第二，第三和第四写入树片段80，82，84和86来产生奇偶数据。四个写入树片段80-86中的每一个接收8位正常写入数据中的五位的组合。在一个实施例中，五位的组合是根据图3中所示的改进校正代码来确定的。在图中标示写入路径XOR输入。这样，四个写入树片段80-86中的每一个均与一个奇偶位相关联。例如，在一个实施例中，第一写入树片段80与奇偶位P0相关联，第二写入树片段82与奇偶位P1相关联，第三写入树片段84与奇偶位P2相关联，并且第四写入树片段86与奇偶位P3相关联。

因此，在一个实施例中，第一写入树片段80接收来自正常写入数据位的5位。在一种情况下，这些位位置是具有指定的“X”的那些位置，其中“X”处在图3中标示为“P0的XOR”的行中。这样，五个选择位来自每间隔一个位位置的校验。也就是说，校验一个，跳越一个，校验一个，跳越一个等。这五个位被传送给XOR门从而产生单一一个输出位。所产生的位是与该序列相关的奇偶位，在该情况下是P0。

第二写入树片段82同样接收来自那些位位置的位，那些位位置是具有在图3中标示为“P1的XOR”的行中被指定的“X”的那些位置。这样，5个选择位来自每间隔两个位位置的校验。也就是说，校验两个，跳越两个，校验两个，跳越两个等。这五个位被传送给XOR门从而产生单一一个输出位。所产生的位是与该序列相关的奇偶位，在该情况下是P1。

第三写入树片段84同样接收来自那些位位置的位，那些位位置是具有在图3中标示为“P2的XOR”的行中被指定的“X”的那些位置。这样，五个选择位来自每间隔四个位位置的校验。也就是说，校验四个，跳越四个，校验四个，跳越四个等。这五个位被传送给XOR门从而产生单一一个输出位。所产生的位是与该序列相关的奇偶位，在该情况下是P2。

第四写入树片段86同样接收来自那些位位置的位，那些位位置具有在图3中标示为“P3的XOR”的行中被指定的“X”的那些位置。这样，五个选择位来自每间隔八个位位置的校验。也就是说，校验八个，跳越八个，校验八个，跳越八个等。这五个位被传送给XOR门从而产生单一一个输出位。所产生的位是与该序列相关的奇偶位，在该情况下是P3。

在一个实例中，每个写入树片段80-86包括在三级的五个XOR门。例如在一个实施例中，第一写入树片段80包括五个XOR门80A-80E。在第一级中，XOR门80A和80B接收正常写入数据的五个选择位中的四个。在第二级中，XOR门80C接收第一级的门(XOR门80A和80B)的输出。在第三以及最后级中，XOR门80D然后接收第二级的XOR门80C的输出和接收正常写入数据的剩余的第五位。第三级的XOR门80D的输出是奇偶位(例如P0)。例如，奇偶位P0从写入树片段80输出，P1从写入树片段82输出，P2从写入树片段84输出并且P3从写入树片段86输出。四个奇偶位P0-P3接着通过写入奇偶线67存储在奇偶存储器54中。

本领域的技术人员应认识到，逻辑门的其它配置和类似电路会得到与本发明一致的类似结果。此外，每个其它的写入树片段82-86包括三级的五个XOR门，其类似于写入树片段80。

在读取的操作中，读取树58将来自数据存储器52的正常读取数据与相应的来自奇偶存储器54的奇偶读取数据结合，以确定在存储操作中是否数据中出现误差。读取树58的输出指示是否有误差出现和哪个位位置存在误差。

在一个实施例中，每个奇偶数据位P0-P3被输入到读取树片段90-96中的一个。例如在一个实施例中，奇偶位P0输入到第一读取树片段90，奇偶位P1输入到第二读取树片段92，奇偶位P2输入到第三读取树片段94，奇偶位P3输入到第四读取树片段96。并行地，四个读取树片段90-96的每个接收了正常读取数据的八位中的五位的组合。在一个实施例中，五位的组合是根据图3所示的改进校正代码来确定的。在图中标示读取路径XOR输入。

因此，在一个实施例中，第一读取树片段90接收奇偶位P0和来自正常读取数据中的五位，其中这五位处在标示为“P0的XOR”的行中(在图3中)标记为“X”的位位置上。同样，第二读取树片段92接收奇偶位P1和来自正常读取数据的五位，其中这五位处在标示为“P1的XOR”的行中(在图3中)标记为“X”的位位置上。同样，第三读取树片段94接收奇偶位P2和来自正常读取数据的五位，其中这五位处在标示为“P2的XOR”的行中(在图3中)标记为“X”的位位置上。最后，同样，第四读取树片段96接收奇偶位P3和来自正常读取数据的五位，其中这五位处在标示为“P3的XOR”的行中(在图3中)标记为“X”的位位置上。

在一个实施例中，四个读取树片段90-96中的每一个包括三级的五个XOR门。例如，在一个实施例中，第一读取树片段90包括五个XOR门90A-90E。在第一级中，XOR门90A和90B接收正常写入数据的五个选择位中的四个。在第二级中，XOR门90C接收第一级的门的输出并且XOR门90D接收正常写入数据的剩余的第五位连同奇偶位。在第三和最后一级中，XOR门90E然后接收第二级的两个门(90C和90D)的输出，并且然后输出该结果给解码器60。

本领域的技术人员应认识到逻辑门的其它配置和类似电路会得到与本发明一致的类似结果。此外，其它的读取树片段92-96的每一个都包括三级的五个XOR门，其类似于第一读取树片段90。

在一个实施例中，解码器60确定在存储操作中是否在数据中存在位错误。在一个实施例中，解码器60是标准的单热点解码器(one-hot decoder)，其翻译读取树58的结果并且设置一个输出有效，从而指示哪个数据位有错误(如果存在的话)。基于给定位是否是具有误差的位，读/写开关在读取线72上或者通过未改变的每个读取数据位或者将这个位翻转。

在一个实施例中，来自读取树片段90-96的结果确定是否有误差出现并且还识别受影响的位。例如，如果读取树片段90-96的结果输出是“0000”，然后这意味着在存储时间段内在数据中没有错误或者误差。另一方面，如果读取树片段90-96的结果输出是“1010”，然后这意味着有误差，并且误差发生在与D4对应的位位置10上(见图3)。

在一个实施例中，图3所示的(12，8)改进校正代码集成于ECC 50内的数据路径中。这样，不需要对存储器阵列结构进行侵略性的变化，并且存储器阵列结构仍然在装置上提供最高数量的校正误差。

在一个实施例中，数据存储器52设置为距离数据读/写缓冲器62和64最近，以便提供相对快的数据定时。另一方面，奇偶存储器54被设置成相对于存储器52距离数据读/写缓冲器62和64更远。这将导致奇偶数据的定时相对存储器52的定时较慢。在一个实施例中，较慢的定时在读取树58中被补偿。

这样，在ECC 50的一个实施例操作中，奇偶读取数据进入读取树片段90-96的第二级(例如，XOR门90D)，同时正常读取数据进入第一级(例如，XOR门90A和90B)。这样，在快速正常数据和相对较慢的奇偶数据之间的时间差可以被消除和/或被补偿。此外，由于图3所示的改进代码对于读取树58只使用了读取数据中的五位，因此在一个实施例中只有三级逻辑门被使用。因此，在快速正常数据和相对较慢的奇偶数据之间的时间差可以被其它级的逻辑门补偿。在读取数据的其它位被使用时，例如在图2中的对于每个奇偶位示出的七个位，时间差的补偿将更加复杂。

此外，给写入和读取路径提供分离的写入树56和读取树58电路，使得写入和读取树56和58最佳布置，从而在ECC 50中获得好的全部定时。写入树56用来基于正常写入数据值和校正代码产生奇偶数据。写入树56的输出被直接写入到奇偶存储器54中。

尽管特定实施例已经在此示出和叙述，但本领域的普通技术人员应该清楚，在不脱离本发明的范围的情况下，对于所示出和描述的特定实施例可替代出多种可替换的和/或等效的实现方式。例如，图3示出了八位或者单字节数据的位定义。本领域的技术人员将会明白本发明怎样应用于多字节，以及所示出的单字节例子。数据的每个其它字节将具有相关的四个奇偶位和连同的字节里面的数据位的被选择的五位序列。这样，16位，32位和64位以及其它配置都可以很容易地适应ECC 50。

因此，本申请旨在覆盖文中讨论的详细实例的任何改变和变形。因此，可以预见的是，本发明仅由权利要求和其等效物所限定。

Claims (24)

1.一种误差校正电路，包括：

被配置为接收并且储存一组数据的数据存储器；

被配置为接收该组数据并且产生奇偶位的写入树；

被配置为接收和保持奇偶位的与写入树耦合的奇偶存储器；和

读取树，其被配置为接收来自数据存储器的该组数据和来自奇偶存储器的奇偶位，并且在数据存储器内部产生一个错误指示。

2.权利要求1的误差校正电路，其中写入树还包括第一，第二，第三和第四写入树片段并且其中每个写入树片段逻辑地组合该组数据的子集以产生奇偶位。

3.权利要求1的误差校正电路，其中读取树还包括第一，第二，第三和第四读取树片段并且其中每个读取树片段将来自数据存储器的该组数据中的子集与一个奇偶位逻辑组合以确定存储在数据存储器中的该组数据内是否有错误出现。

4.权利要求3的误差校正电路，其中由每个读取树片段组合的数据的子集根据改进的汉明码来被选择。

5.权利要求3的误差校正电路，其中该组数据包括一系列位，该系列位的每一个都被指定了一个位位置，其中由第一读取树片段组合的数据子集通过每隔一个位位置的校验来被选择，其中由第二读取树片段组合的数据子集通过每隔两个位位置的校验来被选择，其中由第三读取树片段组合的数据子集通过每隔四个位位置的校验来被选择，其中由第四读取树片段组合的数据子集通过每隔八个位位置的校验来被选择。

6.权利要求5的误差校正电路，其中该组数据包括8位并且其中奇偶数据包括4位，因此有12个位位置。

7.一种应用组件，包括：

应用管芯；

耦合到该应用管芯的被确认优质管芯，该被确认优质管芯还包括：

被配置为保持写入数据的存储器；

被配置为接收写入数据并从其中产生奇偶数据的写入树；以及

被配置为从存储器接收读取数据和从奇偶存储器接收奇偶数据的读取树；

其中读取树产生指示在数据存储器内是否出现错误的输出。

8.权利要求7的应用组件，其中写入存储器树包括多个写入树片段，并且其中读取存储器树包括多个读取树片段。

9.权利要求8的应用组件，其中每个写入树片段被设置在第一，第二和第三级中，每一级包括至少一个逻辑异或门，并且其中每个读取树片段被设置在第一，第二和第三级中，每一级包括至少一个逻辑异或门。

10.权利要求9的应用组件，其中来自存储器的读取数据在读取树的每个片段的第一级中被接收，并且其中来自奇偶存储器的奇偶数据在读取树的每个片段的第二级中被接收。

11.权利要求10的应用组件，其中写入存储器树包括四个写入树片段，并且其中读取存储器树包括四个读取树片段。

12.权利要求7的应用组件，还包括输入和输出缓冲器，其被配置成传送写入数据给存储器并且传送来自存储器的读取数据，其中存储器被配置成距离输入和输出缓冲器比奇偶存储器距离输入和输出缓冲器更近。

13.一种存储装置，包括：

被配置为存储具有多个位的写入数据的数据存储器；

用于接收从写入数据中生成奇偶数据的写入数据的装置；

被配置为接收和保持奇偶数据的奇偶存储器；以及

从数据存储器接收读取数据和从奇偶存储器接收奇偶数据并且指示在存储写入数据到数据存储器中的期间在写入数据内是否有错误出现的装置。

14.权利要求13的存储装置，还包括耦合到读取树的用于在指示有错误时识别在写入数据中受该错误影响的位的装置。

15.权利要求13的存储装置，还包括耦合到读取树的用于在指示有误差时接收来自读取树的输出以及校正该读取数据的装置。

16.权利要求14的存储装置，其中识别写入数据中的位的装置是检测器电路，该检测器电路耦合到读取树并且被配置成接收读取树的输出以使检测器在指示有误差时校正该读取数据。

17.一种误差校正电路，包括：

被配置为接收和存储一组数据的数据存储器；

具有多个片段的写入树，每个片段被配置成接收该组数据并且产生奇偶位；

耦合到写入树的奇偶存储器，其被配置成接收和存储奇偶位；并且

具有多个片段的读取树，每个片段被配置成接收来自数据存储器的该组数据的子集并且接收来自奇偶存储器的奇偶位；

其中读取树产生在数据存储器中存储的该组数据中是否出现错误的指示

18.一种检测存储器装置内部的错误的方法，该方法包括：

写入一组数据到数据存储器中；

写入该组数据到用于接收该组数据的写入树；

通过使用该组数据的写入树产生奇偶位；

在奇偶存储器中存储奇偶位；

将来自数据存储器中的该组数据与来自奇偶存储器的奇偶位在读取树中进行逻辑组合；以及

产生在写入到数据存储器中的该组数据内是否出现错误的指示。

19.权利要求18的方法，其中写入树中的第一，第二，第三和第四写入树片段用来逻辑组合该组数据以产生奇偶位。

20.权利要求18的方法，其中读取树中的第一，第二，第三和第四读取树片段用来将来自数据存储器的该组数据的子集与一个奇偶位进行逻辑组合，以确定在数据存储器的该组数据中是否有错误出现。

21.权利要求18的方法，还包括根据改进汉明码将数据子集与读取树片段进行组合。

22.一种制造应用组件的方法，包括：

提供应用管芯；

将被确认优质管芯耦合到应用管芯；

写入一组数据到数据存储器；

写入该组数据到用于接收该组数据的写入树；

通过使用该组数据的写入树产生奇偶位；

将来自数据存储器中的该组数据与奇偶位进行逻辑组合；以及

产生在写入到数据存储器中的该组数据内是否出现错误的指示。

23.权利要求22的方法，进一步通过使用逻辑异或运算将来自数据存储器中的该组数据与奇偶位进行逻辑组合。

24.一种误差校正方法，包括：

在数据存储器中存储一组数据；

使用该组数据在具有多个片段的写入树的每个片段中产生奇偶位；

存储由写入树中的多个片段产生的奇偶位；

在具有多个片段的读取树的每个片段中将来自数据存储器中的该组数据的子集与来自奇偶存储器的奇偶位进行组合；

根据来自数据存储器的该组数据的子集与奇偶位的组合产生在存储到数据存储器中的该组数据中是否出现错误的指示。

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