JPS63115239A - エラ−検査訂正回路 - Google Patents

エラ−検査訂正回路

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JPS63115239A
JPS63115239A JP62162541A JP16254187A JPS63115239A JP S63115239 A JPS63115239 A JP S63115239A JP 62162541 A JP62162541 A JP 62162541A JP 16254187 A JP16254187 A JP 16254187A JP S63115239 A JPS63115239 A JP S63115239A
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bits
error
check
data
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JP62162541A
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フレデリック・ジョン・アイケルマン、ジュニア
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Publication date
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    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/01—Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
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  • Engineering & Computer Science (AREA)
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  • Quality & Reliability (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Detection And Correction Of Errors (AREA)
  • Error Detection And Correction (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、概してコンピュータ・メモリ・システム用の
エラー検査訂正（ＦＣＣ）回路に関し、さらに具体的に
はＦＣＣ回路における障害を検出するための回路に関す
るものである。
Ｂ、従来技術 ］ンピュータ・システムの世代が新しくなるたびに、メ
モリに使用される高ビット密度のチップの個数が大幅に
増大している。このチップの増加により、それに応じて
メモリ容量が増大する。しかし、高密度のメモリ・チッ
プを使用するそのような大容量メモリ・システムは、メ
モリ・チップの障害が非常に発生し易い。最も一般的な
種類のチップ障害には、単一セル欠陥、ワード線欠陥、
ビット線欠陥、およびチップ障害の欠陥がある。
これらのハード欠陥に加えて、コンピュータ・チップ・
メモリは、アルファ線照射によって生じるソフト・エラ
ーを発生し易い。
しかし、そのようなメモリに記憶され、かつそのような
メモリから検索されるデータ・ビットの保全性が、デー
タ処理システムで実行される計算の精度にとって決定的
に重要なことは、以前から認識されてきた。この点に関
して、データ・ワード内の１ビツトが変更されると、算
術計算に大きな影響を及ぼしたり、記録データの意味が
変わってしまう恐れがある。
したがって、ハード・メモリ・エラーおよびソフト・メ
モリ・エラーの影響を最小にするため、通常、エラー検
査訂正（ＥＣＣ）回路がコンピュータ・システムに含ま
れている。これらのＥＣＣ回路は通常、単一エラー訂正
／二重エラー検出（ＳＥＣ−ＤＥＤ）コードと呼ばれる
コードｅクラスのエラー訂正コードを使用する。上記５
ＥＣ−ＤＥＤコードは、１データ・ワード当り１つのエ
ラーを訂正し、かつデータ・ワードに含まれる２つのエ
ラーを検出することができる。付随する復号論理の速度
、費用および信頼性のため、奇数重み列エラー・コード
が特に有利である。そのようなコードの例は、ＩＢＭ　
Ｊ、　Ｒｅｓ、　Ｄｅｖｅｌｏｐ、　Ｖｏｌ、　２Ｌ　
Ｎ　ｏ　。
２．１９８４年３月に所載のチェノ（Ｃｈｅｎ　）およ
びシャオ（Ｈｓｉａｏ）の論文の第３図に開示されてい
る。
エラー訂正コードを備えた上述のＥＣＣ回路は、所定の
数の検査ビットＣ３をデータ・ビットＤ＋と共にＥＣＣ
ワードに記憶することを必要とする。
たとえば、６４個のデータ・ビットＤ＋の場合、上記論
文に開示された種類のアルゴリズムを実現したエラー訂
正コード・アルゴリズム回路により、通常８個の検査ビ
ットＣＪが生成される。これらの検査ビットは、次にワ
ード・データ・ビットと共に記憶される。読取りに際し
ては、アドレス可能メモリ位置から読み取られたデータ
・ビットＤＩは、再びエラー訂正コード・アルゴリズム
回路を通過して、第２の検査ビット・セットＧＪを生成
する。この新たに生成された検査ビット・セットが、メ
モリに記憶された検査ビットＣＪと比較され、シンドロ
ームψビットＳＪが得られる。これらのシンドローム・
ビットのどれかが１であり、比較された検査ビットＧＪ
とＣ３が異なることを示す場合、記憶されたデータ・ワ
ードがエラーを含むことが分る。それが単一エラーであ
る場合は、シンドローム・ビットＳＪは復号されて、ワ
ード内のエラー位置が判定され、エラーが訂正される。
しかし、シンドローム・ビットを生成するための上述の
ＥＣＣ回路と、検査ビットＣＪを記憶するために必要な
追加メモリは、どちらも障害を生じ易い。この点に関し
て、回路の欠陥のため、エラー訂正コード信号の誤った
記録または読戻しのため、または読み書き回路の障害の
ために、エラー訂正コード信号の生成時にエラーが発生
する可能性がある。そのような障害があると誤ったデー
タが示されることになるはずであり、実際に、エラー検
査訂正回路でエラーが発生したときは、正しいデータが
ＥＣＣ回路で変更される恐れがある。
＝５− Ｃ０発明が解決しようとする問題点 本発明は、ＥＣＣ回路に対する欠陥検出能力自体をもた
らすことを意図したものであ墨。
本発明によって提供される利点は、ＥＣＣ回路を複製せ
ずに、かつＥＣＣ回路から独立して、上述のＥＣＣ回路
の欠陥検出能力をもたらすことである。もう１つの利点
は、ＥＣＣワードに追加ビットを挿入する必要なしに、
この欠陥検出能力をもたらすことである。最後に、この
回路を使って、正常なＦＣＣ動作の完了の数サイクル前
に、ＥＣＣワード内のデータΦビットのすべてが正しい
かどうかを迅速に判定することができる。
Ｄ０問題点を解決するための手段 要するに、本発明は、エラー検査訂正（ＦＣＣ）回路の
エラー検出シンドローム生成経路内の障害を検出するた
めの回路を含み、ＥＣＣ回路は、エラー訂正コードにも
とづいてＥＣＣワード内のデータから検査ビットＧ、を
生成するための検査ビット・ジェネレータを含んでいる
。使用されるエラー訂正コードは、対角コードラントの
うちの２つが、−〇　− 偶数個の１を含む列のみから構成され、他の２つのコー
ドラントが、奇数個の１を含む列のみから構成されてい
る、コード・マトリックスを含まなければならない。こ
のような状況で、ＥＣＣワードは、一連のデータ・ビッ
ト・フィールドおよび一組のメモリ検査ピッ）ＣＪを含
む。エラー検出シンドローム検出経路は、上記検査ビッ
トＣ４と、生成検査ビットＧｊとの比較から、シンドロ
ーム・ビットＳ、を生成する。この回路は以下のものを
含む。
データ・フィールド内のデータ・ビットを論理的に組み
合わせることにより、ＥＣＣワード内のに個のデータ・
フィールドの各々に対してビットＲｋを生成するための
手段。
Ｒビットの論理的組合せとメモリ検査ビットＣＪの論理
的組合せを比較してＨビットを生成するための手段。
Ｈビットの論理的組合せを生成してＥＣＣワード内のデ
ータ・ビットがすべて正しいかどうかを迅速に判定し、
またはシンドローム・ビットＳ。
の論理的組合せと比較することにより、検査ビット・ジ
ェネレータと相互結合することなく、エラー検出シンド
ローム生成経路に障害があるかどうかを別個に判定し、
あるいは両方の判定を行なうための手段。
本発明の具体的な実施例では、Ｒビット生成手段は、Ｅ
ＣＣワード内の各データ・フィールドに対してパリティ
・ビットＰｋを生成するための手段を含む。
もう１つの実施例では、このＨビット生成手段は、パリ
ティ・ビットＰｋを組み合わせて２つの論理的組合せに
して、ピッ）Ｑ＋およびＱ２を形成するための手段と、
メモリ検査ビットＣ」を組み合わせて２つの論理的組合
せにして、ビットＭ１、Ｍ２を形成するための手段を含
む。
好ましい実施例では、メモリ検査ビット組合せ手段は、
以下の論理的組合せにもとづいてＭｌおよびＭ２ビット
を形成するための手段を含むことができる。
Ｍ　１＝Ｃｔ　Φ　Ｃ２１１１１＊ｅＣＪ／２Ｍ　２　
”　ＣＪ／２　＋　Ｉ　　Φ　ＣＪ／２４２　　”　＠
”　　ｅ　　ＣＪ（ｅは排他的ＯＲ機能） 同様に、好ましい実施例において、パリティ・ビット組
合せ手段は、以下の論理的組合せにもとづいてピッ）Ｑ
ｌおよびＱ２を形成するための手段を含むことができる
。
Ｑ１＝Ｐ１ΦＰ２　・・・　ΦＰＫ／２　　およびＱ２
＝　ＰＫ／２＋Ｉ　ｅＰＫ／２＋２　　°＠−ｅ　ｐＫ
もう１つの実施例では、Ｈビット生成手段は、ビットＱ
！とＭ２の論理的組合せからビットＨ１を生成するため
の手段および、ビットＱ２とＭｌの論理的組合せからビ
ットＨ２を生成するための手段を含む。好ましい実施例
では、ビットＨ１およびＨ２は以下の機能にもとづいて
形成される。
Ｈｓ　＝　Ｑ　１ｅＭ２　ｔｉＪ　ヨヒＨ２＝Ｑ２　ｅ
Ｍｔ 最後に、好ましい実施例では、回路は、さらにＨビット
の論理的組合せをシンドローム・ビットＳＪの論理的組
合せと比較して、エラー検出シンドローム生成経路に障
害があるかどうかを判定するための手段を備える。
本発明のもう１つの実施例では、ＨビットとＳビットの
比較手段は、Ｈビットを論理的に組み合わせて単一ピッ
）Ｄを形成するための手段と、シンドローム・ビットを
論理的に組み合わせて単一ビットＥを形成するための手
段と、ビットＤとビットＥを比較してＥＣＣ検査ビット
を生成するための手段を含む。好ましい実施例では、Ｄ
ビットとＥビットの比較手段は、以下の機能にもとづい
てビットを比較する。
ＦＣＣ検査ビット＝ＤｅＥ Ｅ、実施例 本発明は、エラー訂正コードを使用するエラー検査訂正
回路に対して広く適用できる。しかし、本発明の一実施
例を詳細に説明するため、第１図に示す特定のエラー検
査訂正回路１０に関連して本発明を説明することにする
。
第１図を参照すると、ＥＣＣ回路１０は、線１２を介し
てメモリ・チップ内のＥＣＣワードからデータφビット
Ｄ＋を受は取り、線１４を介して同じＦＣＣワードから
検査ビットＣ３を受は取る。
本発明を限定するものでなく、単なる例として、６４個
のデータ・ビットと８個の検査ビットを有するＦＣＣワ
ードを、本発明の環境を設定するために使用する。
データ・ビットＤ、は、データ・ビット修飾機構１６と
検査ビット会ジェネレータ１８に直接印加される。デー
タ・ビット修飾機構１６は、ただ１つのビット・エラー
を含むＥＣＣワード内のデータを訂正する働きをする。
検査ビット・ジェネレータ１８は、検査ビット比較機構
２０、エラー・ビット・ロケータ２２および検査シンド
ローム・ブロック２４と共に働いて、単一ビット・エラ
ーがあるかどうか判定し、データ・ワード内のそのエラ
ーの位置を判定し、データ修飾機構１６のその位置でそ
のデータ・ビットを訂正するための信号を発生する。検
査ビット・ジェネレータ１８、検査ビット比較機構２０
１エラー・ビット・ロケータ２２および検査シンドロー
ム・ブロック２４は、異なる種々の回路構成をとること
ができる。しかし、これらのブロックは、Ｉ　ＢＭ　Ｊ
、　ＲＥＳ、　Ｄｅｖｅｌｏｐ。
１４、（１９７０年７月））ページ３９５〜４０１に所
載のＭ、Ｙ、シャオ（Ｈｓｉａｏ）の論文「最適最小奇
数重み列５ＥＣ−ＤＥＤコードの１クラス（Ａ　Ｃ１ａ
ｓｓ　ｏｆ　Ｏｐｔｉｍａｌ　Ｍｉｎｉｍｕｍ　Ｏｄｄ
−Ｖｅｉｇｈｔ−Ｃｏｌｕｍｎ　Ｓ　Ｅ　Ｃ−Ｄ　Ｅ　
Ｄ　Ｃｏｄｅｓ）　Ｊに記載されている種類の奇数重み
列５ＥＣ−ＤＥＤコードを実現するように設計すること
が好ましい。特に、使用される奇数重み列５ＥＣ−ＤＥ
Ｄコードは、２つの対角コードラントのみが、偶数個の
１を含む列のみから構成され、他の２つのコードラント
が、奇数個の１を含む列のみから構成されている、コー
ド・マトリックスを有することが好ましい。７２／６４
ビツトＥＣＣワードについてこのタイプの一般的なコー
ドを、第２図に示す。
第２図のコード−マトリックスは、ＥＣＣワード内の誤
ったデータ・ビットを探し出すために使用できる検査ビ
ットＣ４を形成するためのものである。前述のように、
これらの検査ビットは、−般にＥＣＣワード内の最後の
ビットφセットとして配置されている。第２図は、６４
ビツトのデータ・ワードのエラー検査を行なうために８
個の検査ビットＣ１ないしＣ８を生成するためのコード
・マトリックスの一例である。
このコード・マトリックスで、各行はそれぞれ６４個の
データ・ビットＤ、のうちの特定のデータ・ビットを表
わす。これらのデータ・ビットが論理的に組み合わされ
て、その行に隣接する最右端に示した検査ビットを形成
する。たとえば、検査ビットＣ１を生成する場合、この
マトリックスは、たとえば、以下のような５段の排他的
ＯＲ操作を用いて、次のデータ・ピッ）Ｄ＋が論理的に
組み合わされることを示す。
ＣＩ＝ＤＩ　のＤ２ΦＤ３ΦＤ４　ｅＤ５ｅＤｓ　ΦＤ
７ΦＤａ　ｅＤ２５ΦＤ２６ΦＤ２７　ｅＤ２８　ΦＤ
２９　ｅＤ３０ΦＤ３１　ΦＤ３２ΦＤ３３ΦＤ３７　
ｅＤｓａ　ｅＤｓａ　ΦＤ４１　ΦＤ４５ΦＤ４６ΦＤ
４７ΦＤｏｓｅＤ５３　ΦＤ６４　ｅＤ６６　ｅＤｓ７
ｅＤｓｔ　ｅＤＧ２　ｅＤｓａ ただし、ｅは排他的ＯＲ機能である。そのような５段の
排他的ＯＲツリーには、３１個の排他的ＯＲ２Ｒ２デカ
ゲート要となるはずである。
第２図のマトリックスにもとづいてコード内で別々に８
行がそれぞれ論理的に組み合わされると、８個の検査ビ
ットＣ１ないしＣ８を生じる。したがって、排他的ＯＲ
機能が使用される場合、８個の検査ビットを生成するた
めに、８Ｘ３１個の排他的ＯＲゲートが必要である。
ワードと共にメモリに記憶される検査ビットがワードを
記憶する前にコード・マトリックスから生成されるとき
、それらの検査ビットはメモリ検査ビットＣｊと呼ばれ
る。記憶されたワードが読み取られ、検査ビットが記憶
されたメモリ検査ビットＣ１と比較されるため再び生成
されるとき、それらの検査ビットは生成検査ピッ）ＧＪ
と呼ばれる。
６４データ・ビット／８検査ビツトのＦＣＣワードの例
を続けると、８個の生成検査ビットＧＪが一方の入力と
して検査ビット比較機構２０に印加され、一方、記憶さ
れた８個のメモリ検査ビットＧ、は他方の入力として比
較機構２０に印加される。検査ビット比較機構２０は、
生成検査ビットＧ、の各々をそれと関連するメモリ検査
ビットＣ１と比較して、シンドローム・ビットＳ、を生
成する。たとえば、Ｇ３はＧ３と比較されて（Ｇ３Φ０
３）、シンドローム・ビットＳ３を生じる。Ｇ３と０３
が同じ場合、この検査ビットにはエラーはなく、５３＝
＝Ｏである。Ｇ３と０３が同じでない場合は、この検査
ビットはエラー状態にあり、５３＝１である。
一般的に、８個のシンドローム・ビットを形成するため
のこの比較機能は、１段の排他的ＯＲゲートにより、す
なわち、各検査ビットの比較ごとに、機能５ｊ＝ＣＪΦ
ＧＪを生成するための１つの排他的ＯＲゲートにより実
現することができる。
８検査ビツトの例を続けると、検査ビット比較機構２０
での検査ビットの比較から生じた８個のシンドローム・
ビットＳＪが、エラー・ビット・ロケータ２２、検査シ
ンドローム・ブロック２４、およびエラー／ノー・エラ
ー・テスト・ブロック２６に印加される。エラー・ビッ
ト・ロケータ２２は、ＥＣＣワード内の６４個のデータ
・ビット中で生じる単一エラーのビット位置を決定する
働きをする。このエラー位置判定機能を実現するため、
いくつかの回路構成を使用することができる。
−例として、６４個の８路ＡＮＤゲート（ＥＣＣワード
内の各データ・ビットごとに１個ずつ）を使って、ＥＣ
Ｃワード内のビット・エラー位置を判定することができ
る。当技術で周知のように、ＡＮＤゲートの各々に対す
る８個の入力は、８個のシンドローム・ビット８３の各
々の真数または補数である。いずれかのＡＮＤゲートが
活動化された（８個の入力がすべて高レベルになる）場
合、ＡＮＤゲートはそれと関連するデータ・ビットＤ１
を反転させる。
検査シンドローム・ブロック２４は、ＥＣＣワード内の
６４個のデータ・ビット中に１つの訂正可能なエラーが
あるか、エラーがないか、または複数の訂正不能なエラ
ーがあるかどうかを判定する機能を実行する。ＥＣＣワ
ード内に１つの訂正可能エラーがある場合、検査シンド
ローム・ブロック２４は線２５上に１つの出力を発生す
る。この出力は、エラー・ビット・ロケータ２２を活動
化してその訂正情報をデータ・ビット修正ブロック１６
に転送する働きをする。この線２５の出力がゼロまたは
偶数レベルにあって、ＥＣＣワード内にエラーがないか
、または複数の訂正不能なエラーがあることを示す場合
、エラー・ビット・ロケータ２２は活動化されず、その
出力を送らない。上記機能は、シンドローム・ビットを
論理的に組み合わせて単一ビットＥにすることにより簡
単に実現することができる。たとえば、この論理的組合
せは、以下の機能を実行する３段の排他的ＯＲ回路（７
個の排他的ＯＲゲート）の形をとることができる。
Ｅ”’Ｓｔ　　ｅ　８２　　Φ　Ｓ３　Φ　Ｓ４　Φ　
Ｓ５　ｅＳ６ｅ　Ｓ７Φ　Ｓ８ エラー／ノー・エラー・テスト・ブロック２６は、エラ
ーがないか、１つまたは複数のエラーがあるかどうかを
判定する機能を実行する。この機能は、入力として８個
のシンドローム・ビットＳ」を有する通常の８路ＯＲゲ
ートを使って簡単に実現することができる。エラーがな
い場合、ブロック２６からの線２７上の出力はゼロまた
は偶数である。１つまたは複数のエラーがある場合、線
２７上の出力は１または奇数である。
データ・ビット修飾機構１６は、エラー・ビット・ロケ
ータ２２によりエラー状態にあることを示された、線１
２からの６４ビツト・データ・ワード内の任意のデータ
・ビットＤ、を反転する働きをするだけである。この機
能は、６４個の１段の排他的ＯＲゲート（各データ・ピ
ッ）Ｄ＋ごとに１個ずつ）により簡単に実現することが
できる。
これらの排他的ＯＲゲートは、それぞれ指定されたデー
タ・ビットＤＩを一方の入力で受は取り、エラー・ビッ
ト・ロケータ２２からそのデータ・ビットに対する当該
の８路ＡＮＤゲートからの出力を受は取る。８路ＡＮＤ
ゲートからの出力が１の場合、データ・ビットの値が排
他的ＯＲ操作により反転される。データφビット修飾機
構１６からの出力は、線１７を介してＣＰＵに印加され
る。
エラー分類機構と表示されたもう１つのブロック２８は
、データ・ワード内に単一エラー（ＳＥＣ）があるのか
、または複数エラー（ＭＥＤ）があるのかを示す出力信
号を発生するために使用される。エラー分類機構２８は
、検査シンドローム・ブロック２４から線２５を介して
Ｅビットを一方の入力として受は取り、エラー／ノー・
エラー・テスト・ブロック２６から線２７を介してエラ
ー／ノー・エラー出力を他方の入力として受は取るＡＮ
Ｄゲートにより簡単に実現することができる。
両方の入力が１の場合、ＳＥＣＥＣ線上０上力が「１」
となり、単一エラーが存在することを示す。
両方の入力が偶数の場合、ＭＥＤ線３２が「１」になる
。
本発明は、上記シンドローム生成経路中の障害を検出す
るように設計されている。本発明は、検査シンドローム
・ブロック２４からのビットＥと比較されるビットＤを
生成することにより、この機能を実行する。これらのビ
ットが同じ場合は、ＦＣＣ回路には障害はない。このＤ
ビットは、冗長検査ビット・セットを生成することなく
、またＥＣＣワード内に余分なビットを必要とすること
なく生成される。
本発明はまた、正常なＦＣＣ機能が完了する数サイクル
前に、ＥＣＣワード内のデータ・ビットが正しいかどう
かを迅速に判定するように設計されている。
再び第１図を参照すると、本発明は、データ・フィール
ド内のデータ・ビットＤ１を論理的に組み合わせること
によりＥＣＣワード内のに個のデータ・フィールドの各
々からビットＲｋを生成するための手段（パリティ・ビ
ット・ジェネレータ）４０と、Ｎビットの論理的組合せ
をメモリ検査ピッ）ＣＪの論理的組合せと比較してＮビ
ットを生成するための手段４２と、Ｎビットの論理的組
合せを形成し、その論理的組合せをシンドロームΦビッ
トＳ、の論理的組合せと比較することにより、検査ビッ
トφジェネレータ１８と相互結合することなく、エラー
検出シンドローム生成経路に障害があるかどうかを独立
に判定するための手段５２を含む。
本発明の好ましい実施例では、Ｎビット生成手段４０は
、ＥＣＣワード内の各データ・フィールドに対してパリ
ティ・ビットＰｋを生成するための手段を含む。
本発明のもう１つの実施例では、Ｎビット生成手段４２
は、パリティ・ビット・ジェネレータ４０からのパリテ
ィ・ビットＰｘを組み合わせて２つの論理的組合せにし
て、ビットＱ１およびＱ２を形成するための手段（パリ
ティ・ビット組合せ機構）４４を含む。このＮビット生
成手段４２はさらに、メモリ検査ビットＣｓを組み合わ
せて２つの論理的組合せにして、ビットＭ１およびＭ２
を形成するための手段（検査ビット組合せ機構）４６を
含む。
１つの実施例では、パリティ・ビットのジェネレータ４
０は、各Ｎビット・データ・フィールドごとに機能Ｐｋ
＝Ｄ１Φ　Ｄ２　・・・ｅＤＮにもとづいて、すなわち
、本例のように８ビツトのデータ１１フイー７Ｌ／ドの
場合は、Ｐｔ＝Ｄ＋　ｅＤ２　ｅＤａ　ｅ　Ｄ４　ｅＤ
ａ　ｅ　Ｄａ　ｅＤ７ΦＤ８にもとづいてパリティ・ビ
ットを生成するための回路を含むことができる（ｅは排
他的ＯＲ機能である）。データ・フィールドの語は、７
２／Ｅ１４ビツトのＥＣＣワードの例では８ビツト嗜バ
イトを指すことに留意されたい。８ビツトのデータΦフ
ィールドでは、このパリティ・ビット生成機能は、当技
術で周知のように、３段に形成された７個の排他的ＯＲ
ゲートにより実現することができる。
一実施例では、パリティ・ビット組合せ機構４４は、パ
リティ・ビットＰｋの半分の論理的組合せからビットＱ
１を形成するための手段と、パリティ・ビットの残り半
分の論理的組合せからピッ）Ｑ２を形成するための手段
を含む。たとえば、Ｋ個のパリティ・ビットＰ１、Ｐ２
、・・・　ＰＫに対しては、パリティ・ビット組合せ手
段は、Ｐｌ　・・・　Ｐｋ／２の論理的組合せからピッ
）Ｑ＋を形成するための手段と、パリティ・ビットＰ＋
ｃｙ２＋ｒ　　・・・　Ｐｋの論理的組合せがらビット
Ｑ２を形成するための手段を含む。本発明の好ましい実
施例では、パリティ・ビット組合せ機構４４は以下の論
理的組合せにもとづいてビットＱＩおよびＣ２を形成す
るための手段を含むことができる。
Ｑ、＝Ｐ１ｅＰ２　・・・　ΦＰｋ７２およびＣ２：Ｐ
ｋ／２＋Ｉ　ｅ　Ｐｋ／２＋２　°”　”　　ｅ　Ｐｋ
（Φは排他的ＯＲ機能） ８個のデータ・フィールド（バイト）があり、したがっ
て、Ｋ＝８である特定の例では、ＱｌおよびＣ２は以下
の式にもとづいて形成される。
Ｑ　１　＝　Ｐ　ｓΦＰ２ΦＰ３ｅＰ４およびＱ　２　
＝　Ｐ　６　　Φ　Ｐｓ　　Φ　Ｐ７　　ｅ　Ｐｇ当技
術で周知のように、ビットＱ□は、２段に形成された３
個の２人力排他的ＯＲゲートにより形成することができ
る。同じ構成を使ってビットＱ２を形成することができ
る。
次にメモリ検査ビット組合せ機構４６に関しては、一実
施例では、このブロックは、検査ビットＣＪの半分の論
理的組合せからピッ）Ｍｌを形成するための手段と、検
査ビットの残り半分の論理的組合せからビットＭ２を形
成するための手段により形成することができる。たとえ
ば、１個の検査ビットＣＩ、Ｃ２、・・・　ＣＪについ
て、メモリ検査ビット組合せ機構４６は、検査ビットＣ
１・・・ＣＪ／。の論理的組合せからビットＭ１を形成
するための手段と”　Ｊ／２＋ｌ、・Φ・　ＣＪの論理
的組合せからＭ２を形成するための手段を含むことがで
きる。
好ましい実施例では、メモリ検査ビット組合せ機構４６
は、以下の論理的組合せにもとづいてビットＭ１および
Ｍ２を形成するための手段を含むことができる。
Ｍ　１＝　ＣｔΦＣ２・・・　ΦＣＪ／□およびＭ２＝
ＣＪ／２＋１ΦＣＪ／２＋２　　＠”　＠　　ΦＣＪ８
個の検査ビットを有するＥＣＣワードの特定の例では、
ビットＭ＋およびＭ２はやはり以下の式にもとづいて形
成されることになる。
Ｍ１＝Ｃｒ　ΦＣ２Ｇ３　Ｃａ　００４Ｍ２＝Ｃ６ｅ　
Ｃｅ　　Φ　Ｃ７Φ　Ｃ８上式で示される機能は、２段
の排他的ＯＲツリーの形に形成された３個の排他的ＯＲ
ゲートにより実現することができる。
要するに、Ｍは第２図のコード拳マトリックスの上部左
側および右側のコードラントでのデータ・ビットＤ＋の
２進加算の結果である。しかし、特定のデータ会ビット
が偶数回反復されるすべての場合に、Ｍを組み合わせ消
去することができる。
したがって、コード・マトリックスの上部左側のコード
ラントは完全に消去される。しかし、コード・マトリッ
クスの上部右側のコードラントの各列は、奇数個の１を
有するので、データ会ビットＩ）ａａないしＤ６４はす
べて存在する。データ・ビットＤ３３ないしＤ６４から
パリティ・ビットの組合せが形成される場合は、 Ｍ、＝Ｄ３３ｅＤ３４ｅ　・・・　ΦＤ６４＝Ｐ５＠Ｐ
ｓｅＰ７ΦＰ８＝Ｑ２である。同じ処理を用いて、 Ｍ　２　＝　Ｄ　ｒ　　Φ　Ｄ２　Φ　Ｄ３・Φ・　Φ
　Ｄ３□＝　Ｐ　Ｉ　　ΦＰ２Φ　Ｐ３ΦＰ　４　＝　
Ｑ　、を示すことができる。
したがって、Ｈビット生成手段４２は、ビットＱ１とＭ
２の論理的組合せからビットＨ２を生成し、ビットＱ２
とＭｌの論理的組合せからビットＨ２を生成するための
手段を含むことができる。本発明の好ましい実施例では
、このＨビット生成手段４２は、以下の機能にもとづい
てＨ１ビットおよびＨ２ビットを生成するための手段（
比較機構）４８を含む。
ＨＩ＝　Ｑ　ｓ　６３　Ｍ　２　ｔｉＪ　ヨヒＨ２＝Ｑ
２ΦＭ！ したがって、ＨＩビットは単一の排他的ＯＲゲートによ
り形成することができ、Ｈ２ビットも同様に単一の排他
的ＯＲゲートにより形成することができる。手段４８か
らのＨｌおよびＨ２ビットは線４９上に発生する。
比較手段５２は、これらのＨ＋とＨ２の論理的組合せを
シンドローム・ビットｓ１の論理的組合せと比較する働
きをする。この機能を実現するために、ブロック５４を
用いて、Ｈビットを論理的に組み合わせて線５６上に単
一ビットＤを形成する。
本発明の一実施例では、このブロック５４は、Ｈ１ビッ
トとＨ２ビットを比較し、それらから単一ビットＤを生
成する単一の排他的ＯＲゲートにより簡単に実現するこ
とができる。この単一ビットＤは検査シンドローム・ブ
ロック２４からの単一ピッ）Ｅと共に比較機構５８に印
加される。本発明の一実施例では、比較機構５８は、機
能ＤΦＥを実行するための単一の排他的ＯＲゲートによ
り簡単に実現することができる。このＤΦＥ機能の結果
がゼロまたは偶数の場合、エラー検出シンドローム生成
経路内にエラーまたは障害がないことになる。しかし、
ＤｅＥ機能が１または奇数の場合は、８００回路内で障
害が検出されたことになる。このエラー検出出力は、再
初期設定して検査を再び開始するか、またはある形の警
報機能を実行するため、線６０を介して他の制御回路（
図示せず）に印加される。
線５６を介してビットＤを、また線２５を介してビット
Ｅを外部のテスト回路に直接印加することにより、比較
機構５８にエラーがあるかどうか検査できることに留意
されたい。
本発明の回路を使用して、標準のＥＣＣ回路よりも完全
に２つの排他的ＯＲサイクルだけ早く、ＦＣＣワード内
のデータ・ビットが正しいことを確認できることにも留
意されたい。このＦＣＣワード確認回路はそれだけでビ
ットＤに作用し、ＥＣＣ回路障害検査が優先されない場
合、エラーのないＦＣＣワードの転送を速めるための実
際的な選択となるはずである。
１０発明の効果 本発明は、ＥＣＣ回路の検出シンドローム生成経路内の
障害を検出する方法を提供することにより、データ保全
性が改善されたＦＣＣ回路機能を提供するものであるこ
とが理解できる。本発明の回路は、この検出能力をもた
らすために、基本的ＥＣＣワード内に追加ビットを必要
としない。さらに、この回路は、元の検査ビット生成回
路を複製することなく、このＦＣＣ回路エラー検出能力
をもたらす。具体的に言うと、通常の７２／ｆ３４ビツ
トＥＣＣワードでは、シンドローム生成回路は２６３個
の排他的ＯＲゲート、すなわち、ｓＪを生成するための
３１×８個の排他的ＯＲゲートと、シンドロームを生成
するための７個の排他的ＯＲゲートが必要なはずである
。それとは対照的に、本発明の回路は、全部でたった７
１個の排他的ＯＲゲート、すなわち、パリティ・ジェネ
レータ用の７×８個のゲートと、ビットＱ１、Ｑ２、Ｍ
ｌおよびＭ２の各々を生成するための３個の排他的ＯＲ
ゲートと、ビットＨ１、Ｈ２およびＤビットの各々を生
成するための１個の排他的ＯＲゲートが必要なだけであ
る。
本発明を限定するものではなく、−例として、本発明を
実現するために使用すると好都合な他の２種類のエラー
訂正コードをＭｌ、Ｍ２、ＱｌおよびＱ２に対する当該
の式と共に第３図および第４図に示す。第３図では、エ
ラー訂正コードは、４０／３２ビツトＥＣＣワードに対
するものである。
第４図では、エラー訂正コードは、２２／１６ビツ）Ｆ
ＣＣワードに対するものである。
本発明の回路は、それが検査している回路の結果の一部
を使用せず、かつそれと回路を共用しないことに留意さ
れたい。
【図面の簡単な説明】
第１図は、本発明の一実施例を示す概略ブロック図であ
る。第２図、第３図および第４図は、この実施例を実現
するためのエラー訂正コードの説明図である。 １０・・・・エラー検査訂正回路、１６・・・・データ
・ビット修正機構、１８・・・・検査ビット・ジェネレ
ータ、２０・・・・検査ビット比較機構、２２・・・・
エラー・ビット・ロケータ、２４・・・・検査シンドロ
ーム・ブロック、２６・・・・エラー／ノー・エラー・
テスト・ブロック、２８・・・・エラー分類機構、４０
・・・・パリティ会ビット・ジェネレータ、４２・・・
・Ｈビット生成手段、５２・・・・比較手段。 Ｍ、　＝　Ｃ５■Ｃ６■５■Ｃ８ＱニーＰ工■Ｐ２＝）
）−Ｃ５■Ｃ６■５■Ｃ８Ｃ２”Ｐ３■Ｐ４−Ｍ、第８
図 ５＝Ｃ工■Ｃ２０Ｃ３ Ｍ２−　ｃ４■Ｃ３０Ｃ６ Ｃ２“Ｃ２“Ｈ↓ Ｑｌ“Ｐｌ“） 第４図

Claims (1)

  1. 【特許請求の範囲】 一連のデータ・ビット・フィールドと一組のチェック・
    ビットとからなるエラー検査訂正ワードを採用し、この
    エラー検査訂正ワード中のデータ・ビットから検査ビッ
    トを生成し、この生成検査ビットを上記エラー検査訂正
    ワード中のチェック・ビットに突き合わせてシンドロー
    ム・ビットを生成し、上記データ、ビット中に含まれる
    エラーを検査訂正するエラー検査訂正回路において、上
    記エラー検査訂正ワード中の所定のデータ・ビット・フ
    ィールドの各々に対して第１のビットを生成する手段と
    、 上記第１のビットの論理的組合せと上記エラー検査訂正
    ワード中の上記検査ビットの論理的組合せとを突き合わ
    せて第２のビットを生成する手段と、 上記第２のビットの論理的組合せと上記シンドローム・
    ビットの論理的組合せとを突き合わせて上記シンドロー
    ム・ビットの生成にエラーが生じたかどうかを判別する
    手段とを有することを特徴とするエラー検査訂正回路。
JP62162541A 1986-10-27 1987-07-01 エラ−検査訂正回路 Pending JPS63115239A (ja)

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US06/923,522 US4740968A (en) 1986-10-27 1986-10-27 ECC circuit failure detector/quick word verifier
US923522 1986-10-27

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