KR100745634B1

KR100745634B1 - 집적 회로 장치 및 전자 기기

Info

Publication number: KR100745634B1
Application number: KR1020060057356A
Authority: KR
Inventors: 사또루 고다이라; 노보루 이또미; 슈지 가와구찌; 다까시 구마가이; 히사노부 이시야마; 가즈히로 마에까와
Original assignee: 세이코 엡슨 가부시키가이샤
Priority date: 2005-06-30
Filing date: 2006-06-26
Publication date: 2007-08-03
Also published as: TW200721523A; KR20070003584A; JP4158788B2; US7492659B2; US20070013074A1; JP2007011077A; CN1893064A; CN100514639C

Abstract

회로의 배치를 유연하게 행할 수 있어, 효율적인 레이아웃이 가능한 집적 회로 장치 및 그것을 탑재하는 전자 기기를 제공하는 것을 목적으로 한다. 집적 회로 장치(20)는 표시 메모리(200)를 포함하고, 복수의 비트선(BL, /BL)이 형성되는 금속 배선층(ALC)에는 복수의 메모리 셀(MC)에 제1 전원 전압(VSS)을 공급하기 위한 복수의 제1 전원 공급 배선(VSSL1, VSSL2)이 형성되고, 복수의 워드선(WL)이 형성되는 금속 배선층(ALB)에는 복수의 메모리 셀(MC)에 제1 전원 전압(VSS)보다도 전압이 높은 제2 전원 전압(VDD)을 공급하기 위한 제2 전원 공급 배선(VDDL)이 형성되고, 복수의 비트선(BL, /BL)의 상층에는 복수의 비트선 보호용 배선(SHD1)이 형성되고, 복수의 비트선(BL, /BL) 각각과 복수의 비트선 보호용 배선(SHD1)의 각각은 평면에서 보아 겹치는 영역을 포함하고, 복수의 비트선 보호용 배선(SHD)의 상층에는 표시 메모리(200) 이외의 회로에 제2 전원 전압(VDD)보다도 전압이 높은 제3 전원 전압을 공급하기 위한 제3 전원 공급 배선(GL)이 형성되어 있다.

집적 회로 장치, 표시 메모리, 금속 배선층, 메모리 셀, 워드선, 비트선, 표시 메모리, 전원 공급 배선, 비트선 보호용 배선

Description

집적 회로 장치 및 전자 기기{INTERGRATED CIRCUIT DEVICE AND ELECTRONIC INSTRUMENT}

도 1의 (A) 및 도 1의 (B)는 본 실시예에 따른 집적 회로 장치를 도시하는 도면.

도 2의 (A)는 본 실시예에 따른 비교예의 일부를 도시하는 도면이며, 도 2의 (B)는 본 실시예에 따른 집적 회로 장치의 일부를 도시하는 도면.

도 3의 (A) 및 도 3의 (B)는 본 실시예에 따른 집적 회로 장치의 구성예를 도시하는 도면.

도 4는 본 실시예에 따른 표시 메모리의 구성예를 도시하는 도면.

도 5는 본 실시예에 따른 집적 회로 장치의 단면도.

도 6의 (A) 및 도 6의 (B)는 데이터선 드라이버의 구성예를 도시하는 도면.

도 7은 본 실시예에 따른 데이터선 구동 셀의 구성예를 도시하는 도면.

도 8은 본 실시예에 따른 비교예를 도시하는 도면.

도 9의 (A) 내지 도 9의 (D)는 본 실시예의 RAM 블록의 효과를 설명하기 위한 도면.

도 10은 본 실시예에 따른 RAM 블록 각각의 관계를 도시하는 도면.

도 11의 (A) 및 도 11의 (B)는 RAM 블록의 데이터 판독을 설명하기 위한 도 면.

도 12는 본 실시예에 따른 분할 데이터선 드라이버의 데이터 래치를 설명하는 도면.

도 13은 본 실시예에 따른 데이터선 구동 셀과 센스 앰프의 관계를 도시하는 도면.

도 14는 본 실시예에 따른 분할 데이터선 드라이버의 다른 구성예를 도시하는 도면.

도 15의 (A) 및 도 15의 (B)는 RAM 블록에 저장되는 데이터의 배열을 설명하는 도면.

도 16은 본 실시예에 따른 분할 데이터선 드라이버의 다른 구성예를 도시하는 도면.

도 17의 (A) 및 도 17의 (B)는 본 실시예에 따른 메모리 셀의 구성을 도시하는 도면.

도 18의 (A) 및 도 18의 (B)는 데이터의 검출을 설명하기 위한 도면.

도 19는 본 실시예에 따른 메모리 셀의 실드 배선을 도시하는 도면.

도 20은 본 실시예에 따른 메모리 셀의 실드 배선을 도시하는 다른 도면.

도 21은 본 실시예에 따른 메모리 셀의 실드 배선을 도시하는 다른 도면.

도 22는 본 실시예에 따른 복수의 메모리 셀과 실드 배선을 도시하는 도면.

도 23은 본 실시예에 따른 RAM 블록 내의 실드 배선을 도시하는 도면.

도 24는 본 실시예에 따른 메모리 셀의 실드 배선의 변형예를 도시하는 도 면.

도 25의 (A)는 본 실시예에 따른 센스 앰프와 메모리 셀의 관계를 도시하는 도면이며, 도 25의 (B)는 본 실시예에 따른 선택형 센스 앰프(SSA)를 도시하는 도면.

도 26은 본 실시예에 따른 분할 데이터선 드라이버와 선택형 센스 앰프를 도시하는 도면.

도 27은 본 실시예에 따른 메모리 셀의 배열예를 도시하는 도면.

도 28의 (A) 및 도 28의 (B)는 본 실시예에 따른 집적 회로 장치의 동작을 나타내는 타이밍차트.

도 29는 본 실시예에 따른 RAM 블록에 저장되는 데이터의 다른 배열예를 도시하는 도면.

도 30의 (A) 및 도 30의 (B)는 본 실시예에 따른 집적 회로 장치의 다른 동작을 나타내는 타이밍 차트.

도 31은 본 실시예에 따른 RAM 블록에 저장되는 데이터의 다른 배열예를 도시하는 도면.

도 32는 본 실시예의 RAM 블록의 구성예를 도시하는 도면.

도 33의 (A) 및 도 33의 (B)는 본 실시예에 따른 워드선 제어 회로를 설명하기 위한 도면.

도 34는 본 실시예의 RAM 블록의 다른 구성예를 도시하는 도면.

도 35는 본 실시예에 따른 변형예를 도시하는 도면.

도 36은 본 실시예에 따른 변형예의 동작을 설명하기 위한 타이밍차트.

도 37은 본 실시예에 따른 변형예의 RAM 블록에 저장되는 데이터의 배열예를 도시하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

10:표시 패널

20:표시 드라이버(집적 회로 장치)

100:데이터선 드라이버 블록(표시 메모리 이외의 회로)

200:RAM 블록

240, 242:워드선 제어 회로

BL, /BL:비트선

DL:데이터선

GL:제3 전원 공급 배선

MC:메모리 셀

NSH:보호용 배선 비형성 영역

SHD1, SHD2, SHD3:비트선 보호용 배선

VDD:제2 전원 전압

VDDL:제2 전원 공급 배선

VSS:제1 전원 전압

VSSL1, VSSL2:제1 전원 공급 배선

WL:워드선

[특허 문헌1] 일본 특허 공개 2001-222276호 공보

본 발명은 집적 회로 장치 및 전자 기기에 관한 것이다.

최근, 전자 기기의 보급에 수반하여, 전자 기기에 탑재되는 표시 패널의 고해상도화의 수요가 증대하고 있다. 이에 수반하여, 표시 패널을 구동하는 구동 회로에는 고기능이 요구된다. 그러나, 고기능을 탑재하는 구동 회로에는 다종의 회로가 필요하고, 표시 패널의 고해상도화에 비례하여, 그 회로 규모 및 회로의 복잡함이 증대하는 경향이 있다. 따라서, 고기능을 유지한 채로 또는 더 높은 고기능의 탑재에 수반하는 구동 회로의 칩 면적의 축소화가 어려워, 제조 코스트 삭감을 방해한다.

또한, 소형 전자 기기에서도 고해상도화된 표시 패널이 탑재되어, 그 구동 회로에 고기능이 요구된다. 그러나, 소형 전자 기기에는 그 스페이스의 형편 상, 그다지 회로 규모를 크게 할 수 없다. 따라서, 칩 면적의 축소와 고기능의 탑재의 양립이 어려워, 제조 코스트의 삭감 또는 더 높은 고기능의 탑재가 곤란하다.

특허문헌1에는 RAM 내장 액정 표시 드라이버가 개시되어 있지만, 액정 표시 드라이버의 소형화에 대해서는 무언이다.

본 발명은 이상과 같은 기술적 과제를 감안하여 이루어진 것으로, 그 목적으로 하는 바는, 회로의 배치를 유연하게 행할 수 있어, 효율적인 레이아웃이 가능한 집적 회로 장치 및 그것을 탑재하는 전자 기기를 제공하는 것에 있다.

본 발명은, 복수의 주사선 및 복수의 데이터선을 갖는 표시 패널에 표시되는 적어도 일부 이상의 데이터를 저장하는 표시 메모리를 포함하는 집적 회로 장치로서, 상기 표시 메모리가 복수의 워드선과, 복수의 비트선과, 복수의 메모리 셀을 포함하고, 상기 복수의 비트선이 형성되는 금속 배선층에는 상기 복수의 메모리 셀에 제1 전원 전압을 공급하기 위한 복수의 제1 전원 공급 배선이 형성되고, 상기 복수의 워드선이 형성되는 금속 배선층에는 상기 복수의 메모리 셀에 상기 제1 전원 전압보다도 전압이 높은 제2 전원 전압을 공급하기 위한 제2 전원 공급 배선이 형성되고, 상기 복수의 워드선의 상층에는 상기 복수의 비트선이 형성되고, 상기 복수의 비트선의 상층에는 복수의 비트선 보호용 배선이 형성되고, 상기 복수의 비트선 각각과 상기 복수의 비트선 보호용 배선의 각각은 평면에서 보아 겹치는 영역을 포함하고, 상기 복수의 비트선 보호용 배선의 상층에는 상기 집적 회로 장치에 형성된 회로 중, 상기 표시 메모리 이외의 회로에 상기 제2 전원 전압보다도 전압이 높은 제3 전원 전압을 공급하기 위한 제3 전원 공급 배선이 형성되어 있는 집적 회로 장치에 관한 것이다.

본 발명에 따르면, 복수의 비트선의 상층에 복수의 비트선 보호용 배선을 형성할 수 있다. 이에 의해 비트선 보호용 배선의 상층에 형성되어 있는 제3 전원 공급 배선에 제3 전원 전압이 공급되더라도, 비트선 보호용 배선이 제3 전원 공급 배선에 대한 실드 효과를 발휘하여, 메모리 셀로부터 정상적으로 데이터를 판독할 수 있다. 또한, 제3 전원 공급 배선을 이용하여 표시 메모리 이외의 회로에 제3 전원 전압을 공급할 수 있고, 집적 회로 장치에 여러 가지 회로를 효율적으로 레이아웃할 수 있어, 칩 면적의 축소화가 가능해진다.

또한, 본 발명에서는 상기 복수의 메모리 셀의 각각은 짧은 변 및 긴 변을 갖고, 상기 복수의 메모리 셀의 각각에서는, 상기 복수의 비트선은 상기 복수의 메모리 셀의 상기 긴 변이 연장되는 제1 방향을 따라 형성되고, 상기 복수의 워드선은 상기 복수의 메모리 셀의 상기 짧은 변이 연장되는 제2 방향을 따라 형성되어도 된다.

본 발명에 따르면, 워드선보다도 비트선이 긴 메모리 셀에 대해서도, 비트선 보호용 배선을 형성할 수 있다. 이에 의해 제3 전원 공급 배선으로부터의 영향을 비트선 보호용 배선으로 완화할 수 있으므로, 비트선이 긴 메모리 셀에서도 정상적인 데이터의 판독이 가능해진다.

또한, 본 발명에서는 상기 복수의 제1 전원 공급 배선이 형성되는 영역의 상층에는 상기 복수의 비트선 보호용 배선이 형성되지 않는 보호용 배선 비형성 영역이 형성되어도 된다.

본 발명에 따르면, 제1 전원 공급 배선의 상층에 보호용 배선 비형성 영역을 형성할 수 있다. 이에 의해 후공정의 열 처리 등에 의해 비트선 보호용 배선의 하층으로부터 발생하는 가스를 방출할 수 있어, 후공정의 열 처리 등에 의한 소자의 파열, 파괴 등을 방지할 수 있다. 또한, 보호용 배선 비형성 영역은 제1 전원 공급 배선이 형성되는 영역의 상층에 형성되기 때문에, 제3 전원 공급 배선으로부터의 영향을 방지하면서, 비트선 보호용 배선의 하층으로부터 발생하는 가스를 방출할 수 있다.

또한, 본 발명에서는 상기 보호용 배선 비형성 영역은 상기 제1 방향을 따라 연장 형성되어도 된다.

이에 의해 후공정의 열 처리 등에 의해 비트선 보호용 배선의 하층으로부터 발생하는 가스를 충분히 방출할 수 있어, 집적 회로 장치의 수율 향상의 효과를 발휘한다.

또한, 본 발명에서는 상기 복수의 제1 전원 공급 배선의 각각은, 상기 제1 방향을 따라 연장 형성되고, 상기 복수의 메모리 셀의 각각에서는, 상기 복수의 비트선 중 2개의 비트선으로 구성되는 비트선 쌍은, 상기 복수의 제1 전원 공급 배선의 2개의 제1 전원 공급 배선에 끼워지도록 배치되어도 된다.

이렇게 함으로써, 인접하는 다른 메모리 셀의 비트선로부터의 영향을 방지할 수 있어, 데이터의 판독을 안정적으로 행할 수 있다.

또한, 본 발명에서는 상기 복수의 비트선 보호용 배선은, 상기 제1 방향을 따라 연장 형성되고, 상기 복수의 메모리 셀의 각각에서는, 상기 복수의 비트선 보호용 배선 중 하나의 상기 제2 방향에서의 양단부가, 상기 2개의 제1 전원 공급선과 평면에서 보아 겹치는 영역을 포함하도록 해도 된다.

이에 의해 제3 전원 공급 배선과, 복수의 비트선이 형성되는 배선층 중 제1 전원 공급 배선 이외의 영역 사이에 비트선 보호용 배선을 개재시킬 수 있어, 제3 전원 공급 배선으로부터 받는 영향을 더욱 방지할 수 있다.

또한, 본 발명에서는 상기 복수의 비트선 보호용 배선의 각각은, 상기 제1 방향을 따라 연장 형성되어도 된다.

이에 의해 복수의 비트선 보호용 배선으로 복수의 비트선이 형성되는 영역을 광범위하게 피복할 수 있다.

또한, 본 발명에서는 상기 복수의 비트선 보호용 배선의 각각은, 상기 제2 방향을 따라 연장 형성되어도 된다.

이에 의해 복수의 비트선 보호용 배선으로 복수의 비트선이 형성되는 영역의 대부분을 피복할 수 있다.

또한, 본 발명에서는 상기 보호용 배선 비형성 영역은 상기 제2 방향을 따라 연장 형성되어도 된다.

또한, 본 발명에서는 상기 복수의 비트선 보호용 배선에는 상기 제1 전원 전압이 공급되어도 된다.

이에 의해 제3 전원 공급 배선에 제3 전원 전압이 공급되더라도, 비트선에 대한 영향을 방지할 수 있어, 메모리 셀로부터 정상적인 데이터의 판독이 가능해진다.

또한, 본 발명에서는 상기 복수의 비트선 보호용 배선은, 상기 제1 전원 공급 배선과 전기적으로 접속되어도 된다.

이에 의해 비트선 보호용 배선을 제1 전원 공급 배선으로서 이용할 수 있어, 보다 안정된 제1 전원 전압을 각 메모리 셀에 공급할 수 있다. 즉, 메모리 셀의 동작의 안정화가 가능하다.

또한, 본 발명은 상기 중 어느 하나의 집적 회로 장치와 표시 패널을 포함하는 전자 기기에 관한 것이다.

또한, 본 발명에서는 상기 집적 회로 장치는 상기 표시 패널을 형성하는 기판에 실장되어도 된다.

또한, 본 발명에서는 상기 집적 회로 장치의 상기 복수의 워드선이, 상기 표시 패널에 형성된 상기 복수의 데이터선이 연장되는 방향과 평행해지도록 상기 표시 패널을 형성하는 기판에 상기 집적 회로 장치가 실장되어도 된다.

본 발명에 따르면, 복수의 데이터선이 연장되는 방향과 교차하는 방향을 따라 복수의 비트선을 형성할 수 있다. 이에 의해 복수의 데이터선이 연장되는 방향과 교차하는 방향을 따라 복수의 비트선 보호용 배선을 연장 형성할 수 있다. 또한, 복수의 데이터선이 연장되는 방향을 따라 복수의 비트선 보호용 배선을 연장 형성할 수도 있다.

이하, 본 발명의 일 실시예에 대해 도면을 참조하여 설명한다. 또한, 이하에 설명하는 실시예는 특허 청구의 범위에 기재된 본 발명의 내용을 부당하게 한정하는 것은 아니다. 또 이하에서 설명되는 구성의 전부가 본 발명의 필수 구성 요 건이라고는 한정하지 않는다. 또한, 이하의 도면에서 동일 부호의 것은 마찬가지의 의미를 나타낸다.

1. 표시 드라이버

도 1의 (A)는 표시 드라이버(20)(광의로는 집적 회로 장치)가 실장된 표시 패널(10)을 도시한다. 본 실시예에서는, 표시 드라이버(20)나, 표시 드라이버(20)가 실장된 표시 패널(10)을 소형 전자 기기(도시 생략)에 탑재할 수 있다. 소형 전자 기기에는 예를 들면 휴대 전화, PDA, 표시 패널을 갖는 디지털 음악 플레이어 등이 있다. 표시 패널(10)은 예를 들면 글래스 기판 상에 복수의 표시 화소가 형성된다. 그 표시 화소에 대응하여, Y방향으로 신장하는 복수의 데이터선(도시 생략) 및 X방향으로 신장하는 주사선(도시 생략)이 표시 패널(10)에 형성된다. 본 실시예의 표시 패널(10)에 형성되는 표시 화소는 액정 소자이지만, 이것에 한정되지 않고, EL(Electro-Luminescence) 소자 등의 발광 소자이어도 된다. 또한, 표시 화소는 트랜지스터 등을 수반하는 능동형이어도 되고, 트랜지스터 등을 수반하지 않는 수동형이어도 된다. 예를 들면 표시 영역(12)에 능동형이 적용된 경우, 액정 화소는 아모르퍼스 TFT이어도 되고, 저온 폴리실리콘 TFT이어도 된다.

표시 패널(10)은 예를 들면 X방향에 PX개의 픽셀, Y방향에 PY개의 픽셀의 표시 영역(12)을 갖는다. 예를 들면 표시 패널(10)이 QVGA 표시에 대응하는 경우에는 PX=240, PY=320으로 되고, 표시 영역(12)은 240×320 픽셀로 나타내어진다. 또한, 표시 패널(10)의 X방향의 픽셀 수(PX)는, 흑백 표시의 경우에는 데이터선 개수와 일치한다. 여기서는 컬러 표시의 경우, R용 서브 픽셀, G용 서브 픽셀, B용 서 브 픽셀의 계 3 서브 픽셀을 합쳐서 1 픽셀이 구성된다. 따라서, 컬러 표시인 경우, 데이터선의 개수는 (3×PX)개로 되어 있다. 따라서, 컬러 표시의 경우, 「데이터선에 대응하는 화소 수」는 「X방향의 서브 픽셀의 수」를 의미한다. 각 서브 픽셀은 계조에 따라 그 비트 수가 결정되고, 예를 들면 세 가지의 서브 픽셀의 계조 값을 각각 G라고 했을 때 1 픽셀의 계조 값=3G비트로 된다. 각 서브 픽셀이 64계조(6비트)를 표현하는 경우에는 1 픽셀의 데이터량은 6×3=18비트로 된다.

또한, 픽셀 수(PX 및 PY)는 예를 들면 PX>PY이어도 되고, PX<PY이어도 되고, PX=PY이어도 된다.

표시 드라이버(20)의 사이즈는 X방향의 길이(CX), Y방향의 길이(CY)로 설정된다. 그리고, 길이 CX인 표시 드라이버(20)의 긴 변(IL)은 표시 영역(12)의 표시 드라이버(20)측의 한 변(PL1)과 평행하다. 즉, 표시 드라이버(20)는 그 긴 변(IL)이 표시 영역(12)의 한 변(PL1)과 평행해지도록 표시 패널(10)에 실장된다.

도 1의 (B)는 표시 드라이버(20)의 사이즈를 도시하는 도면이다. 길이 CY인 표시 드라이버(20)의 짧은 변(IS)과 표시 드라이버(20)의 긴 변(IL)의 비는 예를 들면 1:10으로 설정된다. 즉, 표시 드라이버(20)는 그 긴 변(IL)에 대해 그 짧은 변(IS)이 매우 짧게 설정된다. 이와 같이 가늘고 긴 형상으로 형성함으로써, 표시 드라이버(20)의 Y방향의 칩 사이즈를 최대한 작게 할 수 있다.

또한, 전술한 비 1:10는 일례이며, 이것에 한정되지 않는다. 예를 들면 1:11이어도 되고, 1:9이어도 된다.

또한, 도 1의 (A)에서는 표시 영역(12)의 X방향의 길이(LX) 및 Y방향의 길 이(LY)가 나타내어져 있지만, 표시 영역(12)의 종횡의 사이즈 비는 도 1의 (A)에 한정되지 않는다. 표시 영역(12)은 예를 들면 길이(LY)가 길이(LX)보다도 짧게 설정되어도 된다.

또한, 도 1의 (A)에 의하면, 표시 영역(12)의 X방향의 길이(LX)는 표시 드라이버(20)의 X방향의 길이(CX)와 동일하다. 특히 도 1의 (A)로 한정은 되지 않지만, 이와 같이 길이(LX) 및 길이(CX)가 동등하게 설정되는 것이 바람직하다. 그 이유로서, 도 2의 (A)를 도시한다.

도 2의 (A)에 도시하는 표시 드라이버(22)는 방향 X의 길이가 CX2로 설정되어 있다. 이 길이(CX2)는 표시 영역(12)의 한 변(PL1)의 길이(LX)보다도 짧기 때문에, 도 2의 (A)에 도시한 바와 같이, 표시 드라이버(22)와 표시 영역(12)을 접속하는 복수의 배선을 방향 Y에 평행하게 형성할 수 없다. 이 때문에, 표시 영역(12)과 표시 드라이버(22)의 거리(DY2)를 여분으로 형성할 필요가 있다. 이것은 표시 패널(10)의 글래스 기판의 사이즈를 쓸데없이 필요로 하기 때문에 코스트 삭감을 방해한다. 그리고, 보다 소형의 전자 기기에 표시 패널(10)을 탑재하는 경우, 표시 영역(12) 이외의 부분이 커져, 전자 기기의 소형화가 방해되기도 한다.

이에 반해 도 2의 (B)에 도시한 바와 같이, 본 실시예의 표시 드라이버(20)는 그 긴 변(IL)의 길이(CX)가 표시 영역(12)의 한 변(PL1)의 길이(LX)에 일치하도록 형성되어 있기 때문에, 표시 드라이버(20)와 표시 영역(12) 사이의 복수의 배선을 방향 Y에 평행하게 형성해도 된다. 이에 의해 표시 드라이버(20)와 표시 영역(12)의 거리(DY)를 도 2의 (A)인 경우에 비해서 짧게 할 수 있다. 또한, 표시 드라이버(20)의 Y방향의 길이(IS)가 짧기 때문에, 표시 패널(10)의 글래스 기판의 Y방향의 사이즈가 작아져, 전자 기기의 소형화에 기여할 수 있다.

또한, 본 실시예에서는, 표시 드라이버(20)의 긴 변(IL)의 길이(CX)가, 표시 영역(12)의 한 변(PL1)의 길이(LX)에 일치하도록 형성되지만, 이것에 한정되지 않는다.

전술된 바와 같이, 표시 드라이버(20)의 긴 변(IL)을 표시 영역(12)의 한 변(PL1)의 길이(LX)에 맞춰 짧은 변(IS)을 짧게 함으로써, 칩 사이즈의 축소를 달성하면서, 거리(DY)의 단축도 가능해진다. 이 때문에, 표시 드라이버(20)의 제조 코스트 및 표시 패널(10)의 제조 코스트의 삭감이 가능해진다.

도 3의 (A) 및 도 3의 (B)는 본 실시예의 표시 드라이버(20)의 레이아웃의 구성예를 도시하는 도면이다. 도 3의 (A)에 도시한 바와 같이, 표시 드라이버(20)에는 X방향을 따라 데이터선 드라이버(100)(광의로는 데이터선 드라이버 블록), RAM(200)(광의로는 집적 회로 장치), 주사선 드라이버(300), G/A 회로(400)(게이트 어레이 회로, 광의로는 자동 배선 회로), 계조 전압 발생 회로(500), 전원 회로(600)가 배치되어 있다. 이들 회로는, 표시 드라이버(20)의 블록 폭(ICY)에 들어가도록 배치되어 있다. 그리고, 이들 회로를 사이에 두도록 출력 PAD(700) 및 입출력 PPAD(800)가 표시 드라이버(20)에 형성되어 있다. 출력 PAD(700) 및 입출력 PAD(800)은 방향 X를 따라 형성되고, 출력 PAD(700)는 표시 영역(12)측에 형성되어 있다. 또한, 입출력 PAD(800)에는, 예를 들면 호스트(예를 들면 MPU, BBE(Base-Band-Engine), MGE, CPU 등)에 의한 제어 정보를 공급하기 위한 신호선이 나 전원 공급선 등이 접속된다.

또한, 표시 패널(10)의 복수의 데이터선은 복수의 블록(예를 들면 4개)으로 분할되고, 하나의 데이터선 드라이버(100)는 1 블록 분의 데이터선을 구동한다.

이와 같이 블록 폭(ICY)을 형성하고, 거기에 들어가도록 각 회로를 배치함으로써, 유저의 니즈에 유연하게 대응할 수 있다. 구체적으로는 구동 대상으로 되는 표시 패널(10)의 X방향의 픽셀 수(PX)가 바뀌면, 화소를 구동하는 데이터선의 수도 바뀌기 때문에, 그것에 맞게 데이터선 드라이버(100) 및 RAM(200)을 설계할 필요가 있다. 또한, 저온 폴리실리콘(LTPS) TFT 패널용 표시 드라이버에서는, 주사 드라이버(300)를 글래스 기판에 형성할 수 있기 때문에, 주사선 드라이버(300)를 표시 드라이버(20)에 내장시키지 않는 경우도 있다.

본 실시예에서는, 데이터선 드라이버(100)나 RAM(200)만을 변경하거나, 주사선 드라이버(300)를 떼어내는 것만으로, 표시 드라이버(20)를 설계하는 것이 가능해진다. 이 때문에, 기초가 되는 레이아웃을 살릴 수 있어, 처음부터 다시 설계하는 수고를 줄일 수 있기 때문에, 설계 코스트의 삭감이 가능해진다.

또한, 도 3의 (A)에서는 2개의 RAM(200)이 인접하도록 배치되어 있다. 이에 의해 RAM(200)에 이용되는 일부의 회로를 공용하는 것이 가능해져, RAM(200)의 면적을 축소할 수 있다. 자세한 작용 효과에 대해서는 후술한다. 또한, 본 실시예에서는, 도 3의 (A)의 표시 드라이버(20)로 한정되지 않는다. 예를 들면 도 3의 (B)에 도시하는 표시 드라이버(24)와 같이 데이터선 드라이버(100)와 RAM(200)이 인접하고, 2개의 RAM(200)이 인접하지 않도록 배치되어도 된다.

또한, 도 3의 (A) 및 도 3의 (B)에서는, 일례로서 데이터선 드라이버(100) 및 RAM(200)이 각 4개 형성되어 있다. 이것은 표시 드라이버(20)에 대해 데이터선 드라이버(100) 및 RAM(200)을 4개(4BANK) 형성함으로써, 일 수평 주사 기간(예를 들면 1H 기간이라고도 부른다)에 구동되는 데이터선의 수를 4분할할 수 있다. 예를 들면 픽셀 수(PX)가 240인 경우, R용 서브 픽셀, G용 서브 픽셀, B용 서브 픽셀을 고려하면 1H 기간에 예를 들면 720개의 데이터선을 구동할 필요가 있다. 본 실시예에서는, 이 수의 4분의 1인 180개의 데이터선을 각 데이터선 드라이버(100)가 구동되면 된다. BANK 수를 늘림으로써 각 데이터선 드라이버(100)가 구동하는 데이터선의 개수를 줄이어도 된다. 또한, BANK 수란, 표시 드라이버(20) 내에 형성된 RAM(200)의 수로 정의한다. 또한, 각 RAM(200)을 합한 합계의 기억 영역을 표시 메모리의 기억 영역으로 정의하고, 표시 메모리는 적어도 표시 패널(10)의 1 화면분의 화면을 표시하기 위한 데이터를 저장할 수 있다.

도 4는 표시 드라이버(20)가 실장된 표시 패널(10)의 일부를 확대하는 도면이다. 표시 영역(12)은 복수의 배선(DQL)에 의해서 표시 드라이버(20)의 출력 PAD(700)와 접속되어 있다. 이 배선은 글래스 기판에 형성된 배선이어도 되고, 플렉시블 기판 등으로 형성되고, 출력 PAD(700)와 표시 영역(12)을 접속하는 배선이어도 된다.

RAM(200)은 그 Y방향의 길이가 RY로 설정되어 있다. 본 실시예에서는, 이 길이(RY)는 도 3의 (A)의 블록 폭(ICY)과 동일하게 설정되어 있지만, 이것에 한정되지 않는다. 예를 들면 길이(RY)는 블록 폭(ICY) 이하로 설정되어도 된다.

길이(RY)로 설정되는 RAM(200)에는 복수의 워드선(WL)과, 복수의 워드선(WL)을 제어하는 워드선 제어 회로(240)가 형성되어 있다. 또한, RAM(200)에는 복수의 비트선(BL), 복수의 메모리 셀(MC) 및 이들을 제어하는 제어 회로(도시 생략)가 형성되어 있다. RAM(200)의 비트선(BL)은 X방향에 평행해지도록 형성되어 있다. 즉, 비트선(BL)은 표시 영역(12)의 한 변(PL1)에 평행해지도록 설치되어 있다. 표시 드라이버(20)의 한 변(IL)은 표시 영역(12)의 한 변(PL1)과 평행하고, 표시 영역(12) 내의 복수의 주사선과도 평행하다. 또한, RAM(200)의 워드선(WL)은 방향 Y에 평행해지도록 형성되어 있다. 즉, 워드선(WL)은 복수의 배선(DQL)과 평행해지도록 형성되어 있다.

RAM(200)의 메모리 셀(MC)은 워드선(WL)의 제어에 의해 판독이 행해지고, 그 판독된 데이터가 데이터선 드라이버(100)에 공급된다. 즉, 워드선(WL)이 선택되면, Y방향을 따라 배열된 복수의 메모리 셀(MC)에 저장되어 있는 데이터가 데이터선 드라이버(100)에 공급되게 된다.

도 5는 도 3의 (A)의 A-A 단면을 도시하는 단면도이다. A-A 단면은 RAM(200)의 메모리 셀(MC)이 배열되어 있는 영역의 단면이다. RAM(200)이 형성되는 영역에는, 예를 들면 5층의 금속 배선층이 형성되어 있다. 도 5에서는, 예를 들면 제1 금속 배선층(ALA), 그 상층의 제2 금속 배선층(ALB), 더욱 상층의 제3 금속 배선층(ALC), 제4 금속 배선층(ALD), 제5 금속 배선층(ALE)이 도시되어 있다. 제5 금속 배선층(ALE)에는, 예를 들면 계조 전압 발생 회로(500)로부터 계조 전압이 공급되는 계조 전압용 배선(292)(광의로는 제3 전원 공급 배선)이 형성되어 있 다. 또한, 제5 금속 배선층(ALE)에는 전원 회로(600)로부터 공급되는 전압이나, 외부로부터 입출력 PAD(800)를 경유해서 공급되는 전압 등을 공급하기 위한 전압용 배선(294)(광의로는 제3 전원 공급 배선)이 형성되어 있다. 본 실시예의 RAM(200)은 예를 들면 제5 금속 배선층(ALE)을 사용하지 않고서 형성할 수 있다. 이 때문에, 상술한 바와 같이, 제5 금속 배선층(ALE)에 여러 가지 배선을 형성할 수 있다.

또한, 제4 금속 배선층(ALD)에는 실드층(290)이 형성되어 있다. 이에 의해 RAM(200)의 메모리 셀(MC)의 상층의 제5 금속 배선층(ALE)에 여러 가지 배선이 형성되더라도, RAM(200)의 메모리 셀(MC)에 끼치는 영향을 완화시킬 수 있다. 또한, 워드선 제어 회로(240) 등의 RAM(200)의 제어 회로가 형성되어 있는 영역의 제4 금속 배선층(ALD)에는, 이들 회로의 제어용의 신호 배선이 형성되어도 된다.

제3 금속 배선층(ALC)에 형성되어 있는 배선(296)은 예를 들면 비트선(BL)이나 전압(VSS)용 배선(광의로는 제1 전원 공급 배선)에 이용된다. 또한, 제2 금속 배선층(ALB)에 형성되어 있는 배선(298)은, 예를 들면 워드선(WL)이나 전압(VDD)용 배선(광의로는 제2 전원 공급 배선)으로서 이용할 수 있다. 또한, 제1 금속 배선층(ALA)에 형성되어 있는 배선(299)은 RAM(200)의 반도체 층에 형성되어 있는 각 노드와의 접속에 이용할 수 있다.

또한, 전술한 구성을 변경하여, 제3 금속 배선층(ALC)에 워드선용의 배선을 형성하고, 제2 금속 배선층(ALB)에 비트선용의 배선을 형성하도록 해도 된다.

이상과 같이 RAM(200)의 제5 금속 배선층(ALE)에 여러 가지 배선을 형성할 수 있으므로, 도 3의 (A)나 도 3의 (B)에 도시한 바와 같이, 다종의 회로 블록을 X 방향을 따라 배열할 수 있다.

2. 데이터선 드라이버

2.1. 데이터선 드라이버의 구성

도 6의 (A)는 데이터선 드라이버(100)를 도시하는 도면이다. 데이터선 드라이버(100)는 출력 회로(104), DAC(120) 및 래치 회로(130)를 포함한다. DAC(120)는 래치 회로(130)에 래치되어 있는 데이터에 기초하여 계조 전압을 출력 회로(104)에 공급한다. 래치 회로(130)에는 예를 들면 RAM(200)으로부터 공급된 데이터가 저장된다. 예를 들면 계조도가 G비트로 설정되어 있는 경우에는 각 래치 회로(130)에는 G비트의 데이터가 저장된다. 계조 전압은 계조도에 따라서 복수 종류 생성되고, 계조 전압 발생 회로(500)로부터 데이터선 드라이버(100)에 공급된다. 예를 들면 데이터선 드라이버(100)에 공급된 복수의 계조 전압은 각 DAC(120)에 공급된다. 각 DAC(120)는 래치 회로(130)에 래치되어 있는 G비트의 데이터에 기초하여, 계조 전압 발생 회로(500)로부터 공급된 복수 종류의 계조 전압으로부터 대응하는 계조 전압을 선택하여, 출력 회로(104)에 출력한다.

출력 회로(104)는 예를 들면 오피앰프(광의로는 연산 증폭기)로 구성되지만, 이것에 한정되지 않는다. 도 6의 (B)에 도시한 바와 같이, 출력 회로(104) 대신에 출력 회로(102)를 데이터선 드라이버(100)에 형성해도 된다. 이 경우, 계조 전압 발생 회로(500)에는 복수의 오피앰프가 형성되어 있다.

도 7은 데이터선 드라이버(100)에 형성되어 있는 복수의 데이터선 구동 셀(110)을 도시하는 도면이다. 각 데이터선 드라이버(100)는 복수의 데이터선을 구동하고, 데이터선 구동 셀(110)은 복수의 데이터선 중 1개를 구동한다. 예를 들면 데이터선 구동 셀(110)은 1 픽셀을 구성하는 R용 서브 픽셀, G용 서브 픽셀 및 B용 서브 픽셀 중 어느 하나를 구동한다. 즉, X방향의 픽셀 수(PX)가 240인 경우에는 표시 드라이버(20)에는 합계 240×3=720개의 데이터선 구동 셀(110)이 형성되어 있게 된다. 그리고, 이 경우에는 각 데이터선 드라이버(100)에는, 예를 들면 4BANK 구성인 경우, 180개의 데이터선 구동 셀(110)이 형성되어 있다.

데이터선 구동 셀(110)은, 예를 들면 출력 회로(140), DAC(120) 및 래치 회로(130)를 포함하지만, 이것에 한정되지 않는다. 예를 들면 출력 회로(140)는 외부에 형성되어도 된다. 또한, 출력 회로(140)는 도 6A의 출력 회로(104)이어도 되고, 도 6B의 출력 회로(102)이어도 된다.

예를 들면 R용 서브 픽셀, G용 서브 픽셀 및 B용 서브 픽셀의 각각의 계조도를 나타내는 계조 데이터가 G비트로 설정되어 있는 경우, RAM(200)으로부터는 데이터선 구동 셀(110)에 G비트의 데이터가 공급된다. 래치 회로(130)는 G비트의 데이터를 래치한다. DAC(120)는 래치 회로(130)의 출력에 기초하여 계조 전압을 출력 회로(140)를 통하여 출력한다. 이에 의해 표시 패널(10)에 형성되어 있는 데이터선을 구동할 수 있다.

2.2. 일 수평 주사 기간 내의 복수 회 판독

도 8에 본 실시예에 따른 비교예의 표시 드라이버(24)를 도시한다. 이 표시 드라이버(24)는 표시 드라이버(24)의 한 변(DLL)이 표시 패널(10)의 표시 영역(12)측의 한 변(PK1)과 대향하도록 실장된다. 표시 드라이버(24)에는 Y방향의 길이보 다도 X방향의 길이가 더 길게 설정되어 있는 RAM(205) 및 데이터선 드라이버(105)가 형성되어 있다. RAM(205) 및 데이터선 드라이버(105)의 X방향의 길이는, 표시 패널(10)의 픽셀 수(PX)가 증가함에 따라 길어진다. RAM(205)에는 복수의 워드선(WL) 및 비트선(BL)이 형성되어 있다. RAM(205)의 워드선(WL)은 X방향을 따라 연장 형성되고, 비트선(BL)은 Y방향을 따라 연장 형성되어 있다. 즉, 워드선(WL)은 비트선(BL)보다도 매우 길게 형성된다. 또한, 비트선(BL)은 Y방향을 따라 연장 형성되어 있기 때문에, 표시 패널(10)의 데이터선과 평행하고, 표시 패널(10)의 한 변(PL1)과 직교한다.

이 표시 드라이버(24)는 1H 기간에 1회만 워드선(WL)을 선택한다. 그리고, 워드선(WL)의 선택에 의해서 RAM(205)으로부터 출력되는 데이터를 데이터선 드라이버(105)가 래치되어, 복수의 데이터선을 구동한다. 표시 드라이버(24)에서는 도 8에 도시한 바와 같이, 워드선(WL)이 비트선(BL)에 비해서 매우 길기 때문에, 데이터선 드라이버(100) 및 RAM(205)의 형상이 X방향으로 길어져, 표시 드라이버(24)에 다른 회로를 배치하는 스페이스를 확보하는 것이 어렵다. 그 때문에, 표시 드라이버(24)의 칩 면적의 축소를 방해한다. 또한, 그 확보 등에 관한 설계 시간이나 쓸데없이 필요로 하기 때문에, 설계 코스트 삭감을 방해한다.

도 8의 RAM(205)은, 예를 들면 도 9의 (A)에 도시한 바와 같이, 레이아웃된다. 도 9의 (A)에 의하면, RAM(205)은 2분할되고, 그 중 하나인 X방향의 길이는, 예를 들면 「12」인 데 반해 Y방향의 길이는 「2」이다. 따라서, RAM(205)의 면적을「48」이라고 나타낼 수 있다. 이들 길이의 값은 RAM(205)의 크기를 나타내는 데에 있어서의 비율의 일례를 나타내는 것이고, 실제의 크기를 한정되는 것은 아니다. 또한, 도 9의 (A) 내지 도 9의 (D)의 부호 241 내지 244는 워드선 제어 회로를 나타내고, 부호 206 내지 209는 센스 앰프를 나타낸다.

이에 반해 본 실시예에서는, RAM(205)을 복수로 분할하여 90도 회전한 상태에서 레이아웃할 수 있다. 예를 들면 도 9의 (B)에 도시한 바와 같이, RAM(205)을 4분할하여 90도 회전한 상태로 레이아웃할 수 있다. 4분할된 것 중 하나인 RAM(205-1)은 센스 앰프(207)와 워드선 제어 회로(242)를 포함한다. 또한, RAM(205-1)의 Y방향의 길이가 「6」이며, X방향의 길이가 「2」이다. 따라서, RAM(205-1)의 면적은 「12」로 되고, 4블록의 합계 면적이 「48」로 된다. 그러나, 표시 드라이버(20)의 Y방향의 길이(CY)를 짧게 하고 싶기 때문에, 도 9의 (B)의 상태에서는 사정이 나쁘다.

따라서, 본 실시예에서는, 도 9의 (C) 및 도 9의 (D)에 도시한 바와 같이, 1H 기간에 복수 회 판독을 행함으로써 RAM(200)의 Y방향의 길이(RY)를 짧게 할 수 있다. 예를 들면 도 9의 (C)에서는 1H 기간에 2회 판독을 행하는 경우를 나타낸다. 이 경우, 1H 기간에 워드선(WL)을 2회 선택하기 때문에, 예를 들면 Y방향으로 배열된 메모리 셀(MC)의 수를 반으로 할 수 있다. 이에 의해 도 9의 (C)에 도시한 바와 같이, RAM(200)의 Y방향의 길이를 「3」으로 할 수 있다. 그 대신, RAM(200)의 X방향의 길이는 「4」로 된다. 즉, RAM(200)의 합계의 면적이 「48」로 되고, 도 9의 (A)의 RAM(205)과 메모리 셀(MC)이 배열되어 있는 영역의 면적이 동일해진다. 그리고, 이들 RAM(200)을 도 3의 (A)나 도 3의 (B)에 도시한 바와 같이, 자유 롭게 배치할 수 있기 때문에, 매우 유연하게 레이아웃이 가능해져, 효율적인 레이아웃을 할 수 있다.

또한, 도 9의 (D)는 3회 판독을 행한 경우의 일례를 도시한다. 이 경우, 도 9의 (B)의 RAM(205-1)의 Y방향의 길이 「6」을 3분의 1로 할 수 있다. 즉, 표시 드라이버(20)의 Y방향의 길이(CY)를 보다 짧게 하고 싶은 경우에는 1H 기간의 판독 횟수를 조정함으로써 실현 가능해진다.

전술된 바와 같이, 본 실시예에서는, 블록화된 RAM(200)을 표시 드라이버(20)에 형성할 수 있다. 본 실시예에서는, 예를 들면 4BANK의 RAM(200)을 표시 드라이버(20)에 형성할 수 있다. 이 경우, 각 RAM(200)에 대응하는 데이터선 드라이버(100-1 내지 100-4)는 도 10에 도시한 바와 같이, 대응하는 데이터선(DL)을 구동한다.

구체적으로는 데이터선 드라이버(100-1)는 데이터선군(DLS1)을 구동하고, 데이터선 드라이버(100-2)는 데이터선군(DLS2)을 구동하고, 데이터선 드라이버(100-3)는 데이터선군(DLS3)을 구동하고, 데이터선 드라이버(100-4)는 데이터선군(DLS4)을 구동한다. 또한, 각 데이터선군(DLS1 내지 DLS4)은 표시 패널(10)의 표시 영역(12)에 형성된 복수의 데이터선(DL)을, 예를 들면 4블록으로 분할한 것 중 1 블록이다. 이와 같이 4BANK의 RAM(200)에 대응하여, 4개의 데이터선 드라이버(100-1 내지 100-4)를 형성하고, 각각에 대응하는 데이터선을 구동시킴으로써, 표시 패널(10)의 복수의 데이터선을 구동할 수 있다.

2.3. 데이터선 드라이버의 분할 구조

본 실시예에서는, 도 4의 RAM(200)의 길이(RY)를 짧게 하기 위해서, 일 수평 주사 기간에서의 N회 판독하고, 예를 들면 2회 판독을 전제로 하여, 데이터선 드라이버(100)가 도 11의 (A)에 도시한 바와 같이, 제1 데이터선 드라이버(100A)(광의로는 제1 분할 데이터선 드라이버) 및 제2 데이터선 드라이버(100B)(광의로는 제2 분할 데이터선 드라이버)의 분할 구조로 형성되어 있다. 도 11의 (A)에 도시하는 M은, 1회의 워드선 선택에 의해서 RAM(200)으로부터 판독되는 데이터의 비트 수이다.

예를 들면 픽셀 수(PX)가 240이며, 픽셀의 계조도가 18비트이며, RAM(200)의 BANK 수가 4BANK인 경우, 1H 기간에 1회만 판독하는 경우에서는 각 RAM(200)으로부터 240×18÷4=1080비트의 데이터가 RAM(200)으로부터 출력되어야만 한다.

그러나, 표시 드라이버(100)의 칩 면적 축소를 위해서는 RAM(200)의 길이(RY)를 짧게 해야 한다. 그래서, 도 11의 (A)에 도시한 바와 같이, 예를 들면 1H 기간에 2회 판독으로 해서, 데이터선 드라이버(100A 및 100B)를 X방향으로 분할한다. 그렇게 함으로써, M을 1080÷2=540으로 설정할 수 있어, RAM(200)의 길이(RY)를 대강 반으로 할 수 있다.

또한, 데이터선 드라이버(100A)는 표시 패널(10)의 데이터선 중 일부의 데이터선을 구동한다. 또한, 데이터선 드라이버(100B)는 표시 패널(10)의 데이터선 중, 데이터선 드라이버(100A)가 구동하는 데이터선 이외의 데이터선의 일부를 구동한다. 이와 같이 각 데이터선 드라이버(100A, 100B)는 표시 패널(10)의 데이터선을 쉐어하여 구동한다.

구체적으로는 도 11의 (B)에 도시한 바와 같이, 1H 기간에, 예를 들면 워드선(WL1 및 WL2)을 선택한다. 즉, 1H 기간에 2회 워드선을 선택한다. 그리고, A1의 타이밍에서 래치 신호(SLA)를 하강시킨다. 이 래치 신호(SLA)는, 예를 들면 데이터선 드라이버(100A)에 공급된다. 그리고, 데이터선 드라이버(100A)는 래치 신호(SLA)의, 예를 들면 하강 엣지에 따라서 RAM(200)으로부터 공급되는 M비트의 데이터를 래치한다.

또한, A2의 타이밍에서 래치 신호(SLB)를 하강시킨다. 이 래치 신호(SLB)는, 예를 들면 데이터선 드라이버(100B)에 공급된다. 그리고, 데이터선 드라이버(100B)는 래치 신호(SLB)의, 예를 들면 하강 엣지에 따라서 RAM(200)으로부터 공급되는 M비트의 데이터를 래치한다.

더욱 구체적으로는 도 12에 도시한 바와 같이, 워드선(WL1)의 선택에 의해 M개의 메모리 셀군(MCS1)에 저장되어 있는 데이터가 센스 앰프 회로(210)를 통하여 데이터선 드라이버(100A 및 100B)에 공급된다. 그러나, 워드선(WL1)의 선택에 대응하여 래치 신호(SLA)가 하강하기 때문에, M개의 메모리 셀군(MCS1)에 저장되어 있는 데이터는 데이터선 드라이버(100A)에 래치된다.

그리고, 워드선(WL2)의 선택에 의해서 M개의 메모리 셀군(MCS2)에 저장되어 있는 데이터가 센스 앰프 회로(210)를 통하여 데이터선 드라이버(100A 및 100B)에 공급되는데, 워드선(WL2)의 선택에 대응하여 래치 신호(SLB)가 하강한다. 이 때문에, M개의 메모리 셀군(MCS2)에 저장되어 있는 데이터는 데이터선 드라이버(100B)에 래치된다.

이렇게 하면 M을, 예를 들면 540비트로 설정한 경우, 1H 기간에서 2회 판독을 행하기 때문에, 각 데이터선 드라이버(100A, 100B)에는 M=540비트의 데이터가 래치되게 된다. 즉, 합계 1080비트의 데이터가 데이터선 드라이버(100)에 래치되게 되어, 전술한 예에서 필요한 1H 기간에 1080비트를 달성할 수 있다. 그리고, 1H 기간에 필요한 데이터량을 래치할 수 있고, 또한, RAM(200)의 길이(RY)를 대강 반으로 짧게 할 수 있다. 이에 의해 표시 드라이버(20)의 블록 폭(ICY)을 짧게 할 수 있으므로, 표시 드라이버(20)의 제조 코스트 삭감이 가능해진다.

또한, 도 11의 (A) 및 도 11의 (B)에서는, 일례로서 1H 기간에 2회의 판독을 행하는 예가 도시되어 있지만, 이것에 한정되지 않는다. 예를 들면 1H 기간에 4회 판독을 행할 수도 있고, 그 이상으로 설정할 수도 있다. 예를 들면 4회 판독의 경우에는, 데이터선 드라이버(100)를 4단으로 분할할 수 있고, 또한 RAM(200)의 길이(RY)를 짧게 할 수 있다. 이 경우, 전술한 것을 예로 취하면, M=270으로 설정할 수 있고, 4단으로 분할된 데이터선 드라이버 각각에 270비트의 데이터가 래치된다. 즉, RAM(200)의 길이(RY)를 대강 4분의 1로 하면서, 1H 기간에 필요한 1080비트의 공급을 달성할 수 있다.

또한, 도 11의 (B)의 A3 및 A4에 도시한 바와 같이, 데이터선 인에이블 신호 등(도시 생략)에 의한 제어에 기초하여 데이터선 드라이버(100A 및 100B)의 출력을 상승시켜도 되고, A1 및 A2에 도시하는 타이밍에서, 각 데이터선 드라이버(100A, 100B)가 래치한 후에 그대로 데이터선에 출력하도록 해도 된다. 또한, 각 데이터선 드라이버(100A, 100B)에도 1단 더 래치 회로를 형성하여, A1 및 A2에서 래치한 데이터에 기초하는 전압을 다음 1H 기간에 출력하도록 해도 된다. 이렇게 하면 1H 기간에 판독을 행하는 횟수를 화질 열화의 걱정 없이 늘릴 수 있다.

또한, 픽셀 수(PY)가 320(표시 패널(10)의 주사선이 320개)이며, 1초간에 60 프레임의 표시화가 행해지는 경우, 1H 기간은 도 11의 (B)에 도시한 바와 같이, 약 52μsec이다. 구하는 방법으로서는 1sec÷60 프레임÷320≒52μsec이다. 이것에 대해 워드선의 선택은 도 11의 (B)에 도시한 바와 같이, 대강 40nsec으로 행해진다. 즉, 1H 기간에 대해서 충분히 짧은 기간에 복수 회의 워드선 선택(RAM(200)으로부터의 데이터 판독)이 행해지기 때문에, 표시 패널(10)에 대한 화질의 열화에 문제는 발생하지 않는다.

또한, M의 값은 다음 식으로 얻을 수 있다. 또한, BNK는 BANK 수를 나타내고, N은 1H 기간에 행해지는 판독 횟수를 나타내고, 픽셀 수(PX)×3이란, 표시 패널(10)의 복수의 데이터선에 대응하는 화소 수(본 실시예에서는, 서브 픽셀 수)를 의미하고, 데이터선 개수 DLN과 일치한다.

또한, 본 실시예에서는, 센스 앰프 회로(210)는 래치 기능을 갖지만, 이것에 한정되지 않는다. 예를 들면 센스 앰프 회로(210)는 래치 기능을 갖지 않는 것이어도 된다.

2.4. 데이터선 드라이버의 세분할

도 13은 1 픽셀을 구성하는 각 서브 픽셀 중, 일례로서 R용 서브 픽셀에 대해서 RAM(200)과 데이터선 드라이버(100)의 관계를 설명하기 위한 도면이다.

예를 들면 각 서브 픽셀의 계조의 G비트가 64계조인 6비트로 설정된 경우, R용 서브 픽셀의 데이터선 구동 셀(110A-R 및 110B-R)에는 6비트의 데이터가 RAM(200)으로부터 공급된다. 6비트의 데이터를 공급하기 위해, RAM(200)의 센스 앰프 회로(210)에 포함되는 복수의 센스 앰프(211) 중, 예를 들면 6개의 센스 앰프(211)가 각 데이터선 구동 셀(110)에 대응한다.

예를 들면 데이터선 구동 셀(110A-R)의 Y방향의 길이(SCY)는, 6개의 센스 앰프(211)의 Y방향의 길이(SAY)에 들어갈 필요가 있다. 마찬가지로 각 데이터선 구동 셀(110)의 Y방향의 길이는 6개의 센스 앰프(211)의 길이(SAY)에 들어갈 필요가 있다. 길이(SCY)를 6개의 센스 앰프(211)의 길이(SAY)에 들어가게 할 수 없는 경우에는 데이터선 드라이버(100)의 Y방향의 길이가 RAM(200)의 길이(RY)보다도 커져 버려 레이아웃적으로 효율이 나쁜 상태로 되어 버린다.

RAM(200)은 프로세스적으로 미세화가 진행하고, 센스 앰프(211)의 사이즈도 작다. 한편, 도 7에 도시한 바와 같이, 데이터선 구동 셀(110)에는 복수의 회로가 형성되어 있다. 특히, DAC(120)나 래치 회로(130)는 회로 사이즈가 커져, 작게 설계하는 것이 어렵다. 또한, DAC(120)나 래치 회로(130)는 입력되는 비트 수가 증가하면 커진다. 즉, 길이(SCY)를 6개의 센스 앰프(211)의 토탈 길이(SAY)에 들어가게 하기 어려운 경우가 있다.

이에 반해 본 실시예에서는, 1H 내 판독 횟수 N으로 분할된 데이터선 드라이 버(100A, 100B)를 다시 k(k는 2 이상의 정수) 분할하여, X방향으로 스택할 수 있다. 도 14는 1H 기간에 N=2회 판독을 행하도록 설정된 RAM(200)에서 데이터선 드라이버(100A 및 100B)가 각각 k=2분할되어 스택된 구성예를 도시한다. 또한, 도 14에서는 2회 판독으로 설정된 RAM(200)에 대한 구성예이며, 이것에 한정되지 않는다. 예를 들면 N=4회 판독으로 설정되어 있는 경우에는 데이터선 드라이버는 X방향에서 4×2=8단으로 분할된다.

도 13의 각 데이터선 드라이버(100A, 100B)는 도 14에 도시한 바와 같이, 각각이 데이터선 드라이버(100A1 및 100A2), 데이터선 드라이버(100B1 및 100B2)로 분할되어 있다. 그리고, 데이터선 구동 셀(110A1-R) 등은 그 Y방향의 길이가 SCY2로 설정되어 있다. 길이(SCY2)는 도 14에 의하면 센스 앰프(211)가 G×2개 배열된 경우의 Y방향의 길이(SAY2)에 들어가도록 설정되어 있다. 즉, 각 데이터선 구동 셀(110)을 형성할 때에, 도 13에 비해서 Y방향으로 허용되는 길이가 확대되어, 레이아웃적으로 효율적인 설계가 가능하다.

다음에 도 14에서의 구성의 동작을 설명한다. 예를 들면 워드선(WL1)이 선택되면, 각 센스 앰프 블록(210-1, 210-2, 210-3, 210-4) 등을 통하여 계 M비트의 데이터가 데이터선 드라이버(100A1, 100A2, 100B1, 100B2) 중 적어도 어느 하나에 공급된다. 이 때, 예를 들면 센스 앰프 블록(210-1)으로부터 출력되는 G비트의 데이터는, 예를 들면 데이터선 구동 셀(110A1-R 및 110B1-R)에 공급된다. 그리고, 센스 앰프 블록(210-2)으로부터 출력되는 G비트의 데이터는, 예를 들면 데이터선 구동 셀(110A2-R 및 110B2-R)에 공급된다.

이 때, 도 11의 (B)에 도시하는 타이밍차트와 마찬가지로, 워드선(WL1)이 선택되었을 때에 대응하여 래치 신호(SLA)(광의로는 제1 래치 신호)가 하강한다. 그리고, 이 래치 신호(SLA)는 데이터선 구동 셀(110A1-R)을 포함하는 데이터선 드라이버(100A1) 및 데이터선 구동 셀(110A2-R)을 포함하는 데이터선 드라이버(100A2)에 공급된다. 따라서, 워드선(WL1)의 선택에 의해서 센스 앰프 블록(210-1)으로부터 출력되는 G비트의 데이터(메모리 셀군(MCS11)에 저장되어 있는 데이터)는 데이터선 구동 셀(110A1-R)에 래치된다. 마찬가지로, 워드선(WL1)의 선택에 의해서 센스 앰프 블록(210-2)으로부터 출력되는 G비트의 데이터(메모리 셀군(MCS12)에 저장되어 있는 데이터)는 데이터선 구동 셀(110A2-R)에 래치된다.

센스 앰프 블록(210-3, 210-4)에 대해서도 상기한 바와 마찬가지이며, 데이터선 구동 셀(110A1-G)에는 메모리 셀군(MCS13)에 저장되어 있는 데이터가 래치되고, 데이터선 구동 셀(110A2-G)에는 메모리 셀군(MCS14)에 저장되어 있는 데이터가 래치된다.

또한, 워드선(WL2)이 선택되는 경우에는 워드선(WL2)의 선택에 대응하여 래치 신호(SLB)가(광의로는 제N 래치 신호) 하강한다. 그리고, 이 래치 신호(SLB)는 데이터선 구동 셀(110B1-R)을 포함하는 데이터선 드라이버(100B1) 및 데이터선 구동 셀(110B2-R)을 포함하는 데이터선 드라이버(100B2)에 공급된다. 따라서, 워드선(WL2)의 선택에 의해서 센스 앰프 블록(210-1)으로부터 출력되는 G비트의 데이터(메모리셀군(MCS21)에 저장되어 있는 데이터)는 데이터선 구동 셀(110B1-R)에 래치된다. 마찬가지로, 워드선(WL2)의 선택에 의해서 센스 앰프 블록(210-2)으로부 터 출력되는 G비트의 데이터(메모리 셀군(MCS22)에 저장되어 있는 데이터)는 데이터선 구동 셀(110B2-R)에 래치된다.

워드선(WL2)의 선택에서도, 센스 앰프 블록(210-3, 210-4)에 대해서는 상기한 바와 마찬가지이며, 데이터선 구동 셀(110B1-G)에는 메모리 셀군(MCS23)에 저장되어 있는 데이터가 래치되고, 데이터선 구동 셀(110B2-G)에는 메모리 셀군(MCS24)에 저장되어 있는 데이터가 래치된다. 데이터선 구동 셀(110A1-B)은 B용 서브 픽셀의 데이터가 래치되는 B용 데이터선 구동 셀이다.

이와 같이 데이터선 드라이버(100A, 100B)가 분할된 경우에, RAM(200)에 저장되는 데이터를 도 15의 (B)에 도시한다. 도 15의 (B)에 도시한 바와 같이, RAM(200)에는 Y방향을 따라 R용 서브 픽셀 데이터, R용 서브 픽셀 데이터, G용 서브 픽셀 데이터, G용 서브 픽셀 데이터, B용 서브 픽셀 데이터, B용 서브 픽셀 데이터, …라는 순서로 데이터가 저장된다. 한편, 도 13과 같은 구성인 경우에는 도 15의 (A)에 도시한 바와 같이, RAM(200)에는 Y방향을 따라 R용 서브 픽셀 데이터, G용 서브 픽셀 데이터, B용 서브 픽셀 데이터, R용 서브 픽셀 데이터, …라는 순서로 데이터가 저장된다.

또한, 도 13에서는 길이(SAY)는 6개의 센스 앰프(211)에 도시되어 있지만, 이것에 한정되지 않는다. 예를 들면 계조도가 8비트인 경우에는 길이(SAY)는 8개의 센스 앰프(211)의 길이에 상당한다.

또한, 도 14에서는 일례로서 각 데이터선 드라이버(100A, 100B)를 각각 k=2분할하는 구성이 도시되어 있지만, 이것에 한정되지 않는다. 예를 들면 k=3분할이 어도 되고, k=4분할이어도 된다. 그리고, 예를 들면 데이터선 드라이버(100A)를 k-3분할한 경우, 3분할된 것에 동일한 래치 신호(SLA)를 공급하도록 하면 된다. 또한, 1H 판독 횟수와 동일한 분할 수(k)의 변형예로서, k=3분할한 경우에는, 각각을 R용 서브 픽셀 데이터, G용 서브 픽셀 데이터, B용 서브 픽셀 데이터의 드라이버로 할 수 있다. 그 구성을 도 16에 도시한다. 도 16에서는 3개로 분할된 데이터선 드라이버(101A1, 101A2, 101A3)가 도시되어 있다. 데이터선 드라이버(101A1)는 데이터선 구동 셀(111A1)을 포함하고, 데이터선 드라이버(101A2)는 데이터선 구동 셀(111A2)을 포함하고, 데이터선 드라이버(101A3)는 데이터선 구동 셀(111A3)을 포함한다.

그리고, 워드선(WL1)의 선택에 대응하여 래치 신호(SLA)가 하강한다. 전술과 마찬가지로 래치 신호(SLA)는 각 데이터선 드라이버(101A1, 101A2, 101A3)에 공급된다.

이렇게 하면 워드선(WL1)의 선택에 의해서, 메모리 셀군(MCS11)에 저장되어 있는 데이터가, 예를 들면 R용 서브 픽셀 데이터로서 데이터선 구동 셀(111A1)에 저장된다. 마찬가지로 메모리 셀군(MCS12)에 저장되어 있는 데이터가, 예를 들면 G용 서브 픽셀 데이터로서 데이터선 구동 셀(111A2)에 저장되고, 메모리 셀군(MCS13)에 저장되어 있는 데이터가, 예를 들면 B용 서브 픽셀 데이터로서 데이터선 구동 셀(111A3)에 저장된다.

따라서, 도 15의 (A)와 같이 RAM(200)에 기입되는 데이터를 Y방향에서 R용 서브 픽셀 데이터, G용 서브 픽셀 데이터, B용 서브 픽셀 데이터라는 순서대로 배 열할 수 있다. 이 경우에도 각 데이터선 드라이버(101A1, 101A2, 101A3)를 다시 k분할할 수 있다.

3. RAM

3.1. 메모리 셀

3.1.1. 메모리 셀의 구성

각 메모리 셀(MC)은, 예를 들면 SRAM(Static-Random-Access-Memory)으로 구성할 수 있다. 도 17의 (A)에 메모리 셀(MC)의 회로의 일례를 도시한다. 메모리 셀(MC)은, 예를 들면 한 쪽의 인버터(INV)의 출력이 다른 쪽의 인버터(INV)의 입력에 접속되고, 서로의 입출력이 접속된 2개의 인버터(INV)를 포함한다. 이 2개의 인버터(INV)에 의해 플립플롭이 구성된다. 인버터(INV)에는, 예를 들면 전압(VSS)(광의로는 제1 전원 전압) 및 전압(VDD)(광의로는 제2 전원 전압)이 공급된다. 또한, 메모리 셀(MC)은 2개의 인버터(INV)로 구성되는 플립플롭에 유지되는 데이터를 비트선(BL, /BL)에 공급하기 위한 전송 트랜지스터(TTR)를 포함한다.

도 17의 (B)에 메모리 셀(MC)의 레이아웃의 일례를 도시한다. 도 17의 (B)에 도시한 바와 같이, 메모리 셀(MC)은 메인 워드선(MWL)과 서브 워드선(SWL)을 포함하고, 이들은 방향(DR1)(광의로는 제2 방향)을 따라 연장 형성되어 있다. 또한, 서브 워드선(SWL)은 예를 들면 폴리실리콘 등의 도전체로 형성되고, 예를 들면 도 17의 (A)의 전송 트랜지스터(TTR)의 게이트 전극을 포함해도 된다. 또한, 메인 워드선(MWL)이 형성되는 층과 동층에 제2 전원 공급 배선(VDDL)이 방향(DR1)을 따라 연장 형성되어 있다. 이 제2 전원 공급 배선(VDDL)에 의해서 메모리 셀(MC)의 인 버터(INV)에 전압(VDD)이 공급된다.

또한, 메모리 셀(MC)은 비트선(BL) 및 비트선(/BL)을 포함하고, 이들은 메인 워드선(MWL)이 형성되는 층의 상층에서, 방향(DR2)(광의로는 제1 방향)을 따라 연장 형성되어 있다. 또한 비트선(BL, /BL)이 형성되는 층과 동층에 제1 전원 공급 배선(VSSL1, VSSL2)이 방향(DR2)을 따라 연장 형성되어 있다. 이 제1 전원 공급 배선(VSSL1, VSSL2)에 의해서 메모리 셀(MC)의 인버터(INV)에 전압(VSS)이 공급된다.

또한, 도 17의 (B)에 도시한 바와 같이, 비트선(BL, /BL)은 메모리 셀(MC)에서, 2개의 제1 전원 공급 배선(VSSL1, VSSL2) 사이에 형성되어 있다. 이렇게 함으로써, 인접하는 다른 메모리 셀(MC)의 비트선(BL, /BL)으로부터의 영향을 방지할 수 있다.

본 실시예에서는, 메모리 셀(MC)은 예를 들면 3층의 금속 배선을 이용하여 형성된다. 그 경우, 비트선(BL, /BL) 및 제1 전원 공급 배선(VSSL1, VSSL2)은 예를 들면 제3층의 금속 배선층에 형성되고, 그 하층인 제2층의 금속 배선층에 메인 워드선(MWL) 및 제2 전원 공급 배선(VDDL)이 형성된다.

메모리 셀(MC)의 사이즈에서, 비트선(BL, /BL)을 따른 길이(MCX)는, 메인 워드선(MWL) 또는 서브 워드선(SWL)을 따른 길이(MCY)에 비해 충분히 길다. 본 실시예에서는, 이러한 레이아웃의 메모리 셀(MC)을 RAM(200)에 이용할 수 있지만, 이것에 한정되지 않는다. 예를 들면 메모리 셀(MC)은, 길이(MCX)보다도 길이(MCY)가 길게 설정되어도 된다.

또한, 본 실시예에서는, 메인 워드선(MWL) 및 서브 워드선(SWL)이 소정의 복수의 개소에서 전기적으로 접속되어 있다. 이에 의해 서브 워드선(SWL)을 금속 배선인 메인 워드선(MWL)을 이용하여 저저항화할 수 있다. 또한, 본 실시예에서는, 메인 워드선(MWL) 및 서브 워드선(SWL)을 1개의 워드선(WL)으로 간주할 수 있다.

3.1.2. 메모리 셀의 실드 배선

도 18의 (A) 및 도 18의 (B)는 메모리 셀(MC)의 데이터의 판독을 설명하는 도면으로서, 설명의 간략화를 위해, 메모리 셀(MC)에 데이터 "1"이 유지되어 있는 경우를 도시한다. 도 18의 (A)의 A11에 도시한 바와 같이, 워드선(WL)의 선택에 의해 워드선(WL)의 전위가 상승한다. 그리고 A12로 나타내는 타이밍에서 워드선(WL)의 전위가 High 레벨에 도달하면, 예를 들면 비트선/BL의 전위가 High 레벨로부터 Low 레벨쪽으로 하강한다. 구체적으로는 도 17의 (A)의 워드선(WL)의 선택에 의해 전송 트랜지스터(TTR)가 온 상태로 되어, 메모리 셀(MC)의 유지 데이터에 기초하는 전압이 2개의 인버터(INV)에 의해서 비트선(BL, /BL)에 공급된다.

그리고 예를 들면 센스 앰프(211)를 인에이블로 설정하는 센스 앰프 인에이블 신호(SAE)가 도 18의 (A)의 A13에 도시한 바와 같이, 상승하면, A14의 타이밍에서 비트선(BL, /BL)의 전위차가 센스 앰프(211)에 의해서 검출된다. 예를 들면 이 경우에는 비트선(/BL)의 전위가 비트선(BL)의 전위보다도 낮기 때문에 예를 들면 데이터 "1"이 센스 앰프(211)에 의해서 검출된다. 비트선(BL, /BL)의 전위차에 기초하여 데이터 "1", 데이터 "0"은 정의되지만, 어떤 상태로 데이터 "1" 또는 데이터 "0"을 할당하느냐는 도 18의 (A)에는 한정되지 않는다. 비트선(BL)의 전위가 비트선(/BL)의 전위보다 낮은 경우를 데이터 "1"로 정의해도 되지만, 설명의 명확화를 위해 본 실시예에서는, 도 18의 (A)에 도시한 바와 같이, 비트선(BL)의 전위가 비트선(/BL)의 전위보다 높은 상태를 데이터 "1"로 정의한다.

메모리 셀(MC)에 유지되어 있는 데이터는, 상기한 바와 같이, 정확하게 검출할 수 있다. 이것에 대해 도 18의 (B)는 이상한 데이터가 검출되는 케이스를 나타낸다. 도 18의 (B)에 도시하는 케이스는 메모리 셀(MC)이 배열되어 있는 영역의 상층에 전압(VDD)보다도 큰 전압(광의로는 제3 전원 전압)이 공급되는 제3 전원 공급 배선(GL)이 형성되어 있는 경우이다.

도 18의 (B)의 A15에 도시한 바와 같이, 워드선(WL)의 선택에 의해 워드선(WL)의 전위가 상승한다. 그리고 A16으로 나타내는 타이밍에서 워드선(WL)의 전위가 High 레벨에 도달하면, 예를 들면 비트선(/BL)의 전위가 High 레벨로부터 Low 레벨쪽으로 하강한다. 그 후, A17로 나타내는 바와 같이, 제3 전원 공급 배선(GL)에 신호가 공급됨으로써, 그 전위가 High 레벨보다도 상회하면, 그 전위가 계속해서 하강하고 있던 비트선(/BL)의 전위는 A18로 나타내는 바와 같이, 급격히 상승한다. 이것은 비트선(BL, /BL)과 제3 전원 공급 배선(GL) 사이의 용량 커플링에 의한다. 비트선(BL, /BL)의 상층에 제3 전원 공급 배선(GL)이 형성됨으로써 비트선(BL, /BL)과 전원 공급 배선(GL) 사이의 층간 절연막에 의한 용량이 형성된다. 제3 전원 공급 배선(GL)의 전위가 상승하면, 그 용량에 의한 커플링으로 비트선(BL, /BL)의 전위도 상승한다. 즉, 비트선(BL, /BL)의 상층에 제3 전원 공급 배선(GL)이 형성되면, 비트선(BL, /BL)의 전위가 불안정하게 된다.

그 후, 센스 앰프 인에이블 신호(SAE)가 상승하면 센스 앰프(211)에 의해 비트선(BL, /BL)의 전위차가 검출된다. 그런데, 이 경우, A18에 도시한 바와 같이, 전위가 상승한 비트선(/BL)의 전위는, A19에 도시한 바와 같이, 비트선(BL)의 전위보다도 낮은 레벨까지 완전히 내려가지 않아, 결과적으로 비트선(BL)의 전위보다도 비트선(/BL)의 전위가 높은 상태에서 센스 앰프(211)에 전위차의 검출이 행하여진다.

이에 의해 센스 앰프(211)는 비트선(BL)의 전위가 비트선(/BL)의 전위보다도 낮다고 판단하여, 데이터 "0"을 검출한다. 즉, 본래 데이터 "1"로서 검출되어야 하는 메모리 셀(MC)로부터 데이터 "0"의 데이터가 검출되어 이상한 값이 검출되어 버린다.

이러한 현상에 대해 본 실시예에서는, 도 19에 도시한 바와 같이, 메모리 셀(MC)에 실드 배선(SHD1)(광의로는 비트선 보호용 배선)을 형성함으로써 상기한 바와 같은 이상한 판독을 방지할 수 있다.

실드 배선(SHD1)은 예를 들면 도 5의 실드층(290)에 형성되는 배선이다. 실드 배선(SHD1)은 비트선(BL, /BL)이 형성되는 영역의 상층을 피복하도록 형성되어 있다. 예를 들면 비트선(BL, /BL)은 도 5에 도시한 바와 같이, 제3 금속 배선층(ALC)에 형성되고, 실드 배선(SHD1)은 그 상층의 제4 금속 배선층(ALD)에 형성되어 있다. 그리고, 이 실드 배선(SHD1)에 전압(VSS)을 공급함으로써, 제3 전원 공급 배선(GL)과의 용량 커플링에 의한 영향을 방지할 수 있다.

또한, 실드 배선(SHD1)은 비트선(BL, /BL)이 연장 형성되는 방향(DR2)을 따 라 연장 형성되어 있다. 도 19의 AR1로 나타내는 부분은 실드 배선(SHD1)이 형성되지 않는 영역(광의로는 보호용 배선 비형성 영역)이다. 이러한 실드 배선(SHD1)이 형성되지 않는 영역을 여기저기에 형성함으로써, 메모리 셀(MC)의 제조 공정 상에서 발생하는 가스를 방출할 수 있다. 이에 의해 후공정에 의한 열 처리 등에 의해 실드 배선(SHD1)의 하층에서 가스가 발생해도, 메모리 셀(MC)의 배선 등의 파손을 방지할 수 있다.

도 19의 실드 배선(SHD1)은 제1 전원 공급 배선(VSSL1, VSSL2)의 상층을 피복하도록 형성되어 있지는 않지만, 이것에 한정되지 않는다. 예를 들면 도 20의 실드 배선(SHD2)(광의로는 비트선 보호용 배선)은 A21, A22로 나타낸 바와 같이, 제1 전원 공급 배선(VSSL1, VSSL2)의 상층의 일부를 피복하도록 형성되어 있다. 이와 같이 실드 배선(SHD1, SHD2)은 비트선(BL, /BL) 이외의 배선의 상층을 피복하도록 형성되어도 된다. 실드 배선(SHD2)도 전술과 마찬가지로 방향(DR2)을 따라 연장 형성되어 있다. 또한, AR2로 나타내는 부분은 도 19의 AR1과 마찬가지로 실드 배선(SHD2)이 형성되지 않는 영역이다. 이 영역의 효과는 전술한 바와 마찬가지이다.

또한, 도 20의 실드 배선(SHD2)의 변형예로서, 도 21의 A23로 나타내는 부분에 실드 배선(SHD2)이 형성되지 않는 영역(광의로는 보호용 배선 비형성 영역)을 형성해도 된다.

또한, 도 19, 도 20에 도시되는 실드 배선(SHD1, SHD2)이 형성되지 않는 영역은, 방향(DR2)을 따라 연장되도록 형성되어 있다.

도 22는 복수의 메모리 셀(MC)과 실드 배선(SHD2)의 관계를 도시하는 도면이다. 각 메모리 셀(MC)의 비트선(BL, /BL)은 방향 X를 따라 연장 형성되어 있다. 그 상층을 피복하도록 실드 배선(SHD2)이 방향 X를 따라 연장 형성되어 있다. 그리고, 제1 전원 공급 배선(VSSL1, VSSL2)의 상층에 실드 배선 비형성 영역(NSH)(광의로는 보호용 배선 비형성 영역)이 방향 X를 따라 연장되도록 형성되어 있다. 실드 배선 비형성 영역(NSH)은 전술한 도 19의 AR1이나 도 20의 AR2로 나타내는 실드 배선(SHD1, SHD2)이 형성되지 않는 영역에 상당한다.

또한, 도 23에 도시한 바와 같이, RAM(200) 내에는 복수의 실드 배선(SHD1, SHD2)이 형성되어 있다. 이와 같이 비트선(BL, /BL)의 상층을 효율적으로 커버함으로써 전술한 바와 같은 이상한 데이터의 검출을 방지할 수 있다. 또한 복수의 실드 배선 비형성 영역(NSH)을 형성함으로써, 제조상의 수율 향상이 가능해진다.

또한, 제1 전원 공급 배선(VSSL1, VSSL2)은 방향 X를 따라 연장 형성되고, 전압(VSS)을 각 메모리 셀(MC)에 공급한다. 실드 배선(SHD2)을 제1 전원 공급 배선(VSSL1, VSSL2)과 전기적으로 접속함으로써, 방향 X를 따라 연장되는 굵은 전원 공급선을 형성할 수 있어, 각 메모리 셀(MC)에 안정된 전원 공급이 가능해진다.

또한, 도 24에 본 실시예의 변형예를 도시한다. 도 24에 도시한 바와 같이, 실드 배선(SHD3)은 방향(DR1)을 따라 연장 형성되어도 된다. 이 경우, 실드 배선 비형성 영역(NSH)이 형성되어 있기 때문에, 비트선(BL, /BL)의 상층에서 도 24의 NB로 나타내는 부분에 실드 배선(SHD3)이 형성되지 않는 영역(광의로는 보호용 배선 비형성 영역)이 생긴다. 그러나, 실드 배선 비형성 영역(NSH)은 방향(DR1)을 따라 연장되도록 형성되고, 방향(DR2)의 폭을 좁게 할 수 있기 때문에, 실드 배선(SHD3)에 의해서 커버되지 않는 영역은 근소하기 때문에, 전술한 이상한 데이터의 검출을 방지하는 것이 가능하다.

3.2. 센스 앰프의 공용

도 25의 (A)에 도시한 바와 같이, 센스 앰프(211)의 Y방향의 길이(SAY3)는 메모리 셀(MC)의 길이(MCY)보다도 충분히 크다. 이 때문에, 워드선(WL)을 선택할 때에, 하나의 센스 앰프(211)에 대해서 하나의 메모리 셀(MC)을 대응시키는 레이아웃은 효율적이지 않다.

이것에 대해 본 실시예에서는, 이러한 메모리 셀(MC)이어도 효율적으로 레이아웃 배치 가능하게 할 수 있다. 도 25의 (B)에 도시한 바와 같이, 워드선(WL)의 선택에서, 하나의 센스 앰프(211)에 대해서 복수 비트분(예를 들면 2비트)의 메모리 셀(MC)을 대응시킨다. 이에 의해 센스 앰프(211)의 길이(SAY3)와 메모리 셀(MC)의 길이(MCY)의 차를 문제삼지 않고서, 효율적으로 메모리 셀(MC)을 RAM(200)에 배열할 수 있다.

도 25의 (B)에 의하면, 선택형 센스 앰프(SSA)는 센스 앰프(211)와, 스위치 회로(220)와, 스위치 회로(230)를 포함한다. 선택형 센스 앰프(SSA)에는 비트선 쌍(BL, /BL)이 예를 들면 2조 접속되어 있다.

스위치 회로(220)는 선택 신호(COLA)(광의로는 센스 앰프용 선택 신호)에 기초하여, 한쪽 조의 비트선 쌍(BL, /BL)을 센스 앰프(211)에 접속한다. 마찬가지로 스위치 회로(230)는 선택 신호(COLB)에 기초하여, 다른 쪽 조의 비트선 쌍(BL, /BL)을 센스 앰프(211)에 접속한다. 또한, 선택 신호(COLA, COLB)는, 예를 들면 그 신호 레벨이 배타적으로 제어된다. 구체적으로는 선택 신호(COLA)가 스위치 회로(220)를 액티브하게 설정하는 신호로 설정된 경우에는 선택 신호(COLB)는 스위치 회로(230)를 논액티브하게 설정하는 신호로 설정된다. 즉, 선택형 센스 앰프(SSA)는 예를 들면 2조의 비트선 쌍(BL, /BL)에 의해서 공급되는 2비트(광의로는 N비트 또는 L비트)의 데이터 중 어느 한 비트의 데이터를 선택하여 대응하는 데이터를 출력한다.

도 26에 선택형 센스 앰프(SSA)가 형성된 RAM(200)을 도시한다. 도 26에서는 일례로서, 1H 기간에 2회(광의로는 N회) 판독을 행하는 경우이며, 예를 들면 계조도의 G비트가 6비트인 경우의 구성이 도시되어 있다. 이러한 경우, RAM(200)에는 도 27에 도시한 바와 같이, M개의 선택형 센스 앰프(SSA)가 형성된다. 따라서, 1회의 워드선(WL)의 선택에 의해서 데이터선 드라이버(100)에 공급되는 데이터는 계 M비트이다. 이것에 대해 도 27의 RAM(200)에는 메모리 셀(MC)이 Y방향에서 M×2개 배열되어 있다. 그리고, X방향에서는 픽셀 수(PY)와 동일한 개수의 메모리 셀(MC)이 배열되어 있다. 예를 들면 도 13에 도시하는 바와 같은 경우로서, 1H 기간에 2회 판독이 행해지는 경우에는 RAM(200)의 X방향으로 배열되는 메모리 셀(MC)의 수는, 픽셀 수(PY)×판독 횟수(2회)이다. 이것에 대해 도 27의 RAM(200)에서는 선택형 센스 앰프(SSA)에 2조의 비트선 쌍(BL, /BL)이 접속되어 있기 때문에, RAM(200)의 X방향으로 배열되는 메모리 셀(MC)의 수는 픽셀 수(PY)와 동일한 개수이면 된다.

이에 의해 메모리 셀(MC)의 길이(MCX)가 길이(MCY)보다 긴 종형 셀인 경우에서는 X방향으로 배열되는 메모리 셀(MC)의 개수를 줄임으로써, RAM(200)의 X방향의 사이즈를 커지지 않도록 해도 된다.

3.3. 동작

다음에 도 26에 도시하는 종형 메모리 셀이 배열된 RAM(200)의 동작을 설명한다. 이 RAM(200)에 대한 판독의 제어 방법은 예를 들면 2개 있고, 우선 그 하나를 도 28의 (A), 도 28의 (B)의 타이밍 차트를 이용해서 설명한다.

도 28의 (A)의 B1로 나타내는 타이밍에서 선택 신호(COLA)가 액티브하게 설정되고, B2로 나타내는 타이밍에서 워드선(WL1)이 선택된다. 이 때, 선택 신호(COLA)가 액티브하기 때문에, 선택형 센스 앰프(SSA)는 A측의 메모리 셀(MC), 즉 메모리 셀(MC-1A)의 데이터를 검출하여 출력한다. 그리고, B3의 타이밍에서 래치 신호(SLA)가 하강하면, 데이터선 구동 셀(110A-R)은 메모리 셀(MC-1A)에 저장되어 있는 데이터를 래치한다.

또한, B4의 타이밍에서 선택 신호(COLB)가 액티브하게 설정되고, B5로 나타내는 타이밍에서 워드선(WL1)이 선택된다. 이 때, 선택 신호(COLB)가 액티브하기 때문에, 선택형 센스 앰프(SSA)는 B측의 메모리 셀(MC), 즉 메모리 셀(MC-1B)의 데이터를 검출하여 출력한다. 그리고, B6의 타이밍에서 래치 신호(SLB)가 하강하면, 데이터선 구동 셀(110B-R)은 메모리 셀(MC-1B)에 저장되어 있는 데이터를 래치한다. 또한, 도 28의 (A)에서는 2회 판독 중, 2회 모두 워드선(WL1)이 선택된다.

이에 의해 1H 기간의 2회 판독에 의한 데이터선 드라이버(100)의 데이터 래 치가 완료된다.

또한, 도 28의 (B)에는 워드선(WL2)이 선택되는 경우의 타이밍 차트가 도시되어 있다. 동작은 상기한 바와 마찬가지이며, 그 결과, 워드선(WL2)이 B7이나 B8로 나타내는 바와 같이, 선택되는 경우에는 메모리 셀(MC-2A)의 데이터가 데이터선 구동 셀(110A-R)에 래치되고, 메모리 셀(MC-2B)의 데이터가 데이터선 구동 셀(110B-R)에 래치된다.

이에 의해 도 28의 (A)의 1H 기간과는 상이한 1H 기간에서의 2회 판독에 의한 데이터선 드라이버(100)의 데이터 래치가 완료된다.

이러한 판독 방법에 대해 RAM(200)의 각 메모리 셀(MC)에는 도 29에 도시한 바와 같이, 데이터가 저장된다. 예를 들면 데이터(RA-1 내지 RA-6)는 데이터선 구동 셀(110A-R)에 공급하기 위한 R화소의 6비트의 데이터이며, 데이터(RB-1 내지 RB-6)는 데이터선 구동 셀(110B-R)에 공급하기 위한 R화소의 6비트의 데이터이다.

도 29에 도시한 바와 같이, 예를 들면 워드선(WL1)에 대응하는 메모리 셀(MC)에는, Y방향을 따라 데이터(RA-1)(데이터선 드라이버(100A)가 래치하기 위한 데이터), (RB-1)(데이터선 드라이버(100B)가 래치하기 위한 데이터), (RA-2)(데이터선 드라이버(100A)가 래치하기 위한 데이터), (RB-2)(데이터선 드라이버(100B)가 래치하기 위한 데이터), (RA-3)(데이터선 드라이버(100A)가 래치하기 위한 데이터), (RB-3)(데이터선 드라이버(100B)가 래치하기 위한 데이터), …라는 순서로 저장된다. 즉, RAM(200)에는 Y방향을 따라 (데이터선 드라이버(100A)가 래치하기 위한 데이터)와 (데이터선 드라이버(100B)가 래치하기 위한 데이터)가 교대로 저장된다.

또한, 도 28의 (A), 도 28의 (B)에 도시하는 판독 방법은, 1H 기간에 2회 판독을 행하는데, 1H 기간에 동일한 워드선(WL)이 선택된다.

상기에는 1회의 워드선의 선택에서 선택되는 메모리 셀(MC) 중, 각 선택형 센스 앰프(SSA)는 2개의 메모리 셀(MC)로부터 데이터를 받는 내용이 개시되어 있지만, 이것에 한정되지 않는다. 예를 들면 1회의 워드선의 선택에서 선택되는 메모리 셀(MC) 중, 각 선택형 센스 앰프(SSA)가 N개의 메모리 셀(MC)로부터 N비트의 데이터를 받는 구성이어도 된다. 그 경우에는 선택형 센스 앰프(SSA)는 동일한 워드선의 1회째의 선택 시에는 제1 내지 제N 메모리 셀(MC)의 N개의 메모리 셀(MC) 중, 제1 메모리 셀(MC)로부터 받는 1비트의 데이터를 선택한다. 또한, 선택형 센스 앰프(SSA)는 K(1≤K≤N)회째의 워드선의 선택 시에는 제K 메모리 셀(MC)로부터 받는 1비트의 데이터를 선택한다.

도 25의 (A) 및 도 25의 (B)의 변형예로서, 1H 기간에 N회 선택되는 동일한 워드선(WL)을 J(J는 2 이상의 정수)개 선택하고, 1H 기간에 RAM(200)로부터 데이터가 판독되는 횟수 N을 (N×J)회로 할 수 있다. 즉, N=2, J=2라고 하면, 도 25의 (A) 및 도 25의 (B)에 도시하는 4회의 워드선 선택이 동일 수평 주사 기간 1H 내에 실시된다. 즉, 1H 기간 내에 워드선(WL1)을 2회, 워드선(WL2)을 2회 선택함으로써, N=4회 판독하는 방법이다.

이 경우에는 RAM 블록(200)의 각각은 1회의 워드선의 선택에서, M(M은 2 이상의 정수) 비트의 데이터를 출력하고, M의 값은 표시 패널(10)의 데이터선(DL)의 개수를 DN, 각 데이터선에 대응하는 각 화소의 계조 비트 수를 G, RAM 블록(200)의 블록 수를 BNK라고 정의한 경우에 이하의 식으로 주어진다.

다음에 또 하나의 제어 방법을 도 30의 (A) 및 도 30의 (B)를 이용하여 설명한다.

도 30의 (A)의 C1로 나타내는 타이밍에서 선택 신호(COLA)가 액티브하게 설정되고, C2로 나타내는 타이밍에서 워드선(WL1)이 선택된다. 이에 따라 도 26의 메모리 셀(MC-1A 및 MC-1B)이 선택된다. 이 때, 선택 신호(COLA)가 액티브하기 때문에, 선택형 센스 앰프(SSA)는 A측의 메모리 셀(MC)(광의로는 제1 메모리 셀), 즉 메모리 셀(MC-1A)의 데이터를 검출하여 출력한다. 그리고, C3의 타이밍에서 래치 신호(SLA)가 하강하면, 데이터선 구동 셀(110A-R)은 메모리 셀(MC-1A)에 저장되어 있는 데이터를 래치한다.

또한, C4로 나타내는 타이밍에서 워드선(WL2)이 선택되고, 메모리 셀(MC-2A 및 MC-2B)이 선택된다. 이 때, 선택 신호(COLA)는 액티브하기 때문에, 선택형 센스 앰프(SSA)는 A측의 메모리 셀(MC), 즉 메모리 셀(MC-2A)의 데이터를 검출하여 출력한다. 그리고, C5의 타이밍에서 래치 신호(SLB)가 하강하면, 데이터선 구동 셀(110B-R)은 메모리 셀(MC-2A)에 저장되어 있는 데이터를 래치한다.

이에 의해 1H 기간의 2회 판독에 의한 데이터선 드라이버(100)의 데이터 래치가 완료된다.

또한, 도 30의 (A)에 도시되는 1H 기간과는 상이한 1H 기간에서의 판독을 도 30의 (B)를 이용하여 설명한다. 도 30의 (B)의 C6으로 나타내는 타이밍에서 선택 신호(COLB)가 액티브하게 설정되고, C7로 나타내는 타이밍에서 워드선(WL1)이 선택된다. 이에 따라 도 26의 메모리 셀(MC-1A 및 MC-1B)이 선택된다. 이 때, 선택 신호(COLB)가 액티브하기 때문에, 선택형 센스 앰프(SSA)는 B측의 메모리 셀(MC)(광의로는 제1 내지 제N 메모리 셀 중 제1 메모리 셀과 상이한 메모리 셀), 즉 메모리 셀(MC-1B)의 데이터를 검출하여 출력한다. 그리고, C8의 타이밍에서 래치 신호(SLA)가 하강하면, 데이터선 구동 셀(110A-R)은 메모리 셀(MC-1B)에 저장되어 있는 데이터를 래치한다.

또한, C9로 나타내는 타이밍에서 워드선(WL2)이 선택되고, 메모리 셀(MC-2A 및 MC-2B)이 선택된다. 이 때, 선택 신호(COLB)는 액티브하기 때문에, 선택형 센스 앰프(SSA)는 B측의 메모리 셀(MC), 즉 메모리 셀(MC-2B)의 데이터를 검출하여 출력한다. 그리고, C10의 타이밍에서 래치 신호(SLB)가 하강하면, 데이터선 구동 셀(110B-R)은 메모리 셀(MC-2B)에 저장되어 있는 데이터를 래치한다.

이에 의해 도 30의 (A)의 1H 기간과는 상이한 1H 기간에서의 2회 판독에 의한 데이터선 드라이버(100)의 데이터 래치가 완료된다.

이러한 판독 방법에 대해 RAM(200)의 각 메모리 셀(MC)에는 도 31에 도시한 바와 같이, 데이터가 저장된다. 예를 들면 데이터(RA-1A 내지 RA-6A) 및 데이터(RA-1B 내지 RA-6B)는 데이터선 구동 셀(110A-R)에 공급하기 위한 R용 서브 픽셀을 위한 6비트의 데이터이다. 데이터(RA-1A 내지 RA-6A)는 도 30의 (A)에 도시하 는 1H 기간에서의 R용 서브 픽셀 데이터이며, 데이터(RA-1B 내지 RA-6B)는 도 30의 (B)에 도시하는 1H 기간에서의 R용 서브 픽셀 데이터이다.

또한, 데이터(RB-1A 내지 RB-6A) 및 데이터(RB-1 B내지 RB-6B)는 데이터선 구동 셀(110B-R)에 공급하기 위한 R용 서브 픽셀을 위한 6비트의 데이터이다. 데이터(RB-1A 내지 RB-6A)는 도 30의 (A)에 도시하는 1H 기간에서의 R용 서브 픽셀 데이터이며, 데이터(RB-1B 내지 RB-6B)는 도 30의 (B)에 도시하는 1H 기간에서의 R용 서브 픽셀 데이터이다.

도 31에 도시한 바와 같이, RAM(200)에는 X방향을 따라 데이터(RA-1A)(데이터선 드라이버(100A)가 래치하기 위한 데이터), (RB-1A)(데이터선 드라이버(100B)가 래치하기 위한 데이터)라는 순서로 각 메모리 셀(MC)에 저장된다.

또한, RAM(200)에는 Y방향을 따라 데이터(RA-1A)(도 30의 (A)의 1H 기간에 데이터선 드라이버(100A)가 래치하기 위한 데이터), 데이터(RA-1B)(도 30의 (A)의 1H 기간에 데이터선 드라이버(100A)가 래치하기 위한 데이터), 데이터(RA-2A)(도 30의 (A)의 1H 기간에 데이터선 드라이버(100A)가 래치하기 위한 데이터), 데이터(RA-2B)(도 30의 (A)의 1H 기간에 데이터선 드라이버(100A)가 래치하기 위한 데이터), …라는 순서로 저장된다. 즉, RAM(200)에는 Y방향을 따라, 임의의 1H 기간에 데이터선 드라이버(100A)에 래치되는 데이터와, 그 1H 기간과는 상이한 다른 1H 기간에 데이터선 드라이버(100A)에 래치되는 데이터가 교대로 저장된다.

또한 도 30의 (A), 도 30의 (B)에 도시하는 판독 방법은 1H 기간에 2회 판독을 행하는데, 1H 기간에 상이한 워드선(WL)이 선택된다. 그리고, 1 수직 기간(즉, 1 프레임 기간)에 동일한 워드선이 2회 선택된다. 이것은 선택형 센스 앰프(SSA)가 2조의 비트선 쌍(BL, /BL)을 접속하기 때문이다. 따라서, 선택형 센스 앰프(SSA)에 3조 또는 그 이상의 비트선(BL, /BL)이 접속되는 경우에는 1 수직 기간에 동일한 워드선이 3회 또는 그 이상의 횟수만큼 선택되게 된다.

또한, 본 실시예에서는, 전술된 워드선(WL)의 제어는, 예를 들면 도 4의 워드선 제어 회로(240)에 의해서 제어된다.

3.4. 워드선 제어 회로의 배치

본 실시예에서는, RAM(200)의 Y방향을 따라 배열된 메모리 셀의 수가 M×2개인 경우, 도 32에 도시한 바와 같이, 로우 디코더(광의로는 워드선 제어 회로)(242)를 Y방향에서, 대강 한가운데에 설치할 수 있다.

도 32에 도시한 바와 같이, RAM(200A 및 200B) 각각에는 Y방향을 따라 각각, 예를 들면 M개의 메모리 셀(MC)이 배열되어 있다. 그리고, 로우 디코더(242)는 CPU/LCD 제어 회로(250)로부터의 신호에 기초하여, RAM(200A 및 200B)의 워드선(WL)을 제어한다. CPU/LCD 제어 회로(250)는 예를 들면 외부의 호스트의 제어에 기초하여, 로우 디코더(242), 출력 회로(260A, 260B), CPU 라이트/리드 회로(280A, 280B), 컬럼 디코더(270A 및 270B)를 제어한다.

CPU 라이트/리드 회로(280A, 280B)는 CPU/LCD 제어 회로(250)로부터의 신호에 기초하여, 호스트측으로부터의 데이터를 RAM(200)에 기입하거나, RAM(200)에 저장되어 있는 데이터를 판독하여 예를 들면 호스트측으로 출력하는 제어를 행한다. 컬럼 디코더(270A, 270B)는 CPU/LCD 제어 회로(250)로부터의 신호에 기초하여, RAM(200)의 비트선(BL, /BL)의 선택 제어를 행한다.

또한, 각 RAM(200A 및 200B)의 Y방향을 따라 배열되는 메모리 셀(MC)의 수는 M으로 한정되지 않는다. 예를 들면 RAM(200A)에는 Y방향을 따라 M-α(α는 임의의 플러스의 정수)개의 메모리 셀(MC)이 배열되고, RAM(200B)에는 Y방향을 따라 M+α개의 메모리 셀(MC)이 배열되어도 된다. 또는 그 역이어도 된다.

또한, 출력 회로(260A, 260B)는 예를 들면 복수의 선택형 센스 앰프(SSA)를 포함하고, 예를 들면 워드선(WL1A, WL1B)의 선택에 의해서 각 RAM(200A, 200B)으로부터 출력되는 데이터의 합계 M비트의 데이터를 데이터선 드라이버(100)에 출력한다.

본 실시예에서는, 선택형 센스 앰프(SSA)에 예를 들면 2조의 비트선 쌍(BL, /BL)이 접속되는 경우, 도 27에 도시한 바와 같이, RAM(200)에는 Y방향을 따라 M×2개의 메모리 셀이 배열되게 된다. 이러한 경우, 1 워드선(WL)에 접속되는 메모리 셀(MC)의 수가 M×2개로 되어, 1 워드선(WL)에 기생하는 용량이 증가한다. 그 결과, 워드선 제어 회로에 의한 워드선 선택에 필요한 소비 전력이 증대해 저소비 전력화가 방해된다. 또한, 기생 용량에 기인하여, 워드선에 선택 전압이 공급된 경우의 전압의 상승 지연을 일으켜, 각 메모리 셀(MC)의 판독을 안정시키기 위해서 판독 시간을 길게 할 필요가 있는 경우도 있다. 이것을 회피하는 방법으로, 본래 1개의 워드선을 복수개로 블록 분할하여, 1개당 접속되는 메모리 셀(MC)을 줄이는 방법을 들 수 있다.

그러나, 이 방법에서는 메모리 셀(MC)에 메인 워드선(MWL) 및 서브 워드 선(SWL)을 형성할 필요가 있다. 또한, 워드선의 블록화에 따라서 그 제어도 복잡하게 되어, 그 제어 회로도 필요해진다. 즉, 설계 코스트 및 제조 코스트의 삭감이 방해된다.

이들에 대해 본 실시예에서는, 로우 디코더(242)가 도 32에 도시한 바와 같이, Y방향의 대강 중앙에 형성되어 있다. 또한, 도 17의 (B) 및 도 25의 (A)에 도시한 바와 같이, 메모리 셀(MC)의 길이(MCY)가 길이(MCX)에 비해 충분히 짧기 때문에, 워드선의 Y방향의 길이가 그다지 길어지지 않는다. 이러한 구성으로 함으로써, 워드선(WL)을 블록화하지 않더라도 저소비 전력화가 가능하다.

또한, 로우 디코더(242)는 데이터선 드라이버(100)에 데이터 출력할 때에는 RAM(200A 및 200B)의 워드선(WL)을 선택 제어하지만, 호스트측으로부터의 액세스에 대해서는 RAM(200A 또는 200B) 중 어느 필요한 쪽의 워드선 제어를 행한다. 이렇게 함으로써, 더욱 저소비 전력화가 가능해진다.

도 33의 (A) 및 도 33의 (B)는 상기한 바와 같은 제어를 설명하기 위한 도면이다. 로우 디코더(242)는 예를 들면 복수의 일치 검출 회로(242-1)를 포함한다. 또한 RAM(200)에는 복수의 AND 회로(논리곱 회로)(242-2 및 242-3)가 형성되고, AND 회로(242-2)에는 예를 들면 CPU/LCD 제어 회로(250)로부터 제어 신호(/R0)가 입력된다. 또한, AND 회로(242-3)에는 예를 들면 CPU/LCD 제어 회로(250)로부터 제어 신호(R0)가 입력된다. 또한, AND 회로(242-2 및 242-3)에는 일치 검출 회로(242-1)의 출력이 공급된다.

또한, AND 회로(242-2 및 242-3)는 로우 디코더(242)에 형성될 수도 있고, RAM(200A, 200B)측에 형성될 수도 있다.

예를 들면 CPU/LCD 제어 회로(250)로부터 지정되는 워드선 어드레스(WAD)를 로우 디코더(242)가 받으면, 어느 하나의 일치 검출 회로(242-1)에서 일치 검출이 된다. 예를 들면 일치 검출 회로(242-1)에 입력되는 신호의 논리적이 논리 "1"인 경우, 그 일치 검출 회로(242-1)는 일치를 검출한다. 일치를 검출한 일치 검출 회로(242-1)는 노드(ND)에 예를 들면 논리 레벨 "1"의 신호를 출력한다. 노드(ND)에 출력된 논리 레벨 "1"의 신호는 AND 회로(242-2 및 242-3)에 공급된다.

이 때, 도 33의 (B)에 도시한 바와 같이, CPU 액세스 시(광의로는 호스트측으로부터의 액세스 시)에는 제어 신호(R0 및 /R0)는 배타적인 신호로 설정된다. 구체적으로는 도 33의 (B)에 도시한 바와 같이, 제어 신호(/R0)가 H레벨(또는 논리 레벨 "1")로 설정되고, 제어 신호(R0)가 L레벨(또는 논리 레벨 "0")로 설정되는 경우에는 AND 회로(242-2)는 논리 레벨 "1"의 신호를 출력한다. 이에 의해 RAM(200A)측의 워드선(WL1A)이 선택된다. AND 회로(242-3)는 제어 신호(R0)가 L레벨로 설정되어 있기 때문에 논리 레벨 "0"을 출력한다. 그 때문에, RAM(200B)측의 워드선(WL1B)은 선택되지 않는다.

RAM(200B)측의 워드선(WL1B)을 선택하는 경우에는 도 33의 (B)에 도시한 바와 같이, 제어 신호(R0, R0)가, 상기의 역의 패턴으로 설정되면 된다.

또한, 데이터선 드라이버(100)에 출력하는 LCD 출력 시에는 제어 신호(R0, /R0)가 H레벨(예를 들면 논리 레벨 "1")로 설정되기 때문에, 일치 검출된 일치 검출 회로(242-1)에 대응하는 RAM(200A측 및 200B측)의 워드선이 선택된다.

상기에 의해 로우 디코더(242)는, 호스트측으로부터의 액세스에 대해 RAM(200A측 또는 200B측) 중 어느 하나의 워드선을 선택하기 때문에, 소비 전력의 저감이 가능하다.

3.5. 컬럼 디코더의 배치

도 3의 (A)와 같이 RAM(200)이 배치된 경우, 도 34에 도시한 바와 같이, 컬럼 디코더(272A)를, RAM(200-1)측의 RAM(200A-1)과 RAM(200-2)측의 (200A-2)에 공용시키고, 컬럼 디코더(272B)를, RAM(200-1)측의 (200B-1)과, RAM(200-2)측의 (200B-2)에 공용시켜 설계할 수 있으므로, 중복되는 부품의 생략 등이 가능해진다. 이에 의해 도 32의 컬럼 디코더(270A 및 270B)를 X방향으로 각 2개 배열하는 경우보다도 작아, 도 34의 컬럼 디코더(272A, 272B)의 X방향의 사이즈를 설계할 수 있다.

또한, CPU/LCD 제어 회로(252)를 RAM(200-1)측과 RAM(200-2)측에서 공용하도록 설계할 수 있으므로, 중복되는 부품의 생략이 가능해진다. 이에 의해 도 32의 CPU/LCD 제어 회로(250)를 X방향으로 2개 배열하는 것보다도 작아, 도 34의 CPU/LCD 제어 회로(252)의 X방향의 사이즈를 설계할 수 있다.

상기에 의해 도 34의 X방향에서의 RAM(200-1, 200-2) 사이의 폭(BDX)을 짧게 설계할 수 있다. 이에 의해 표시 드라이버(20)에 효율적으로 RAM(200)을 넣을 수 있다.

4. 변형예

도 35에 본 실시예에 따른 변형예를 도시한다. 예를 들면 도 11의 (A)에서 는 데이터선 드라이버(100A 및 100B)가 X방향으로 분할되어 있다. 그리고, 각 데이터선 드라이버(100A, 100B)에는, 각각 컬러 표시의 경우, R용 서브 픽셀의 데이터선 구동 셀, G용 서브 픽셀의 데이터선 구동 셀, B용 서브 픽셀의 데이터선 구동 셀이 형성되어 있다.

이것에 대해 도 35의 변형예에서는, 데이터선 드라이버(100-R, 100-G, 100-B)의 3개가 X방향으로 분할되어 있다. 그리고, 데이터선 드라이버(100-R)에는 복수의 R용 서브 픽셀의 데이터선 구동 셀(110-R1, 110-R2, …)이 형성되고, 데이터선 드라이버(100-G)에는 복수의 G용 서브 픽셀의 데이터선 구동 셀(110-G1, 110-G2, …)이 형성되어 있다. 마찬가지로 해서 데이터선 드라이버(100-B)에는 복수의 B용 서브 픽셀의 데이터선 구동 셀(110-B1, 110-B2, …)이 형성되어 있다.

그리고, 도 35의 변형예에서는, 1H 기간에 3회 판독이 행해진다. 예를 들면 워드선(WL1)이 선택되면, 그것에 따라서 데이터선 드라이버(100-R)가 RAM(200)으로부터 출력되는 데이터를 래치한다. 이에 의해 예를 들면 메모리 셀군(MCS31)에 저장되어 있는 데이터가 데이터선 구동 셀(110-R1)에 래치된다.

또한, 워드선(WL2)이 선택되면, 그것에 따라서 데이터선 드라이버(100-G)가 RAM(200)으로부터 출력되는 데이터를 래치한다. 이에 의해 예를 들면 메모리 셀군(MCS32)에 저장되어 있는 데이터가 데이터선 구동 셀(110-G1)에 래치된다.

또한, 워드선(WL3)이 선택되면, 그것에 따라서 데이터선 드라이버(100-B)가 RAM(200)으로부터 출력되는 데이터를 래치한다. 이에 의해 예를 들면 메모리 셀군(MCS33)에 저장되어 있는 데이터가 데이터선 구동 셀(110-B1)에 래치된다.

메모리 셀군(MCS34, MCS35, MCS36)에 대해서도 상기한 바와 마찬가지이며, 각각이 도 35에 도시한 바와 같이, 데이터선 구동 셀(110-R2, 110-G2, 110-B2) 중 어느 하나에 저장되어 있다.

도 36은 이 3회 판독에 의한 동작의 타이밍 차트를 도시하는 도면이다. 도 36의 D1의 타이밍에서 워드선(WL1)이 선택되고, D2의 타이밍에서 데이터선 드라이버(100-R)가 RAM(200)으로부터의 데이터를 래치한다. 이에 의해 상기한 바와 같이, 워드선(WL1)의 선택에 의해 출력되는 데이터가 데이터선 드라이버(100-R)에 래치된다.

또한, D3의 타이밍에서 워드선(WL2)이 선택되고, D4의 타이밍에서 데이터선 드라이버(100-G)가 RAM(200)으로부터의 데이터를 래치한다. 이에 의해 상기한 바와 같이, 워드선(WL2)의 선택에 의해 출력되는 데이터가 데이터선 드라이버(100-G)에 래치된다.

또한, D5의 타이밍에서 워드선(WL3)이 선택되고, D6의 타이밍에서 데이터선 드라이버(100-B)가 RAM(200)으로부터의 데이터를 래치한다. 이에 의해 상기한 바와 같이, 워드선(WL3)의 선택에 의해 출력되는 데이터가 데이터선 드라이버(100-B)에 래치된다.

상기한 바와 같이 동작하는 경우, RAM(200)의 메모리 셀(MC)에는 도 37에 도시한 바와 같이, 데이터가 저장된다. 예를 들면 도 37의 데이터(R1-1)는 R용 서브 픽셀이 6비트의 계조도인 경우의 그 1비트의 데이터를 나타내고, 예를 들면 1개의 메모리 셀(MC)에 저장된다.

예를 들면 도 35의 메모리 셀군(MCS31)에는 데이터(R1-1 내지 R1-6)가 저장되고, 메모리 셀군(MCS32)에는 데이터(G1-1 내지 G1-6)가 저장되고, 메모리 셀군(MCS33)에는 데이터(B1-1 내지 B1-6)가 저장된다. 마찬가지로 해서, 메모리 셀군(MCS33 내지 MCS36)에는 도 37에 도시한 바와 같이, 데이터(R2-1 내지 R2-6, G2-1 내지 G2-6, B2-1 내지 B2-6)가 저장된다.

예를 들면 메모리 셀군(MCS31 내지 MCS33)에 저장되는 데이터를 1 픽셀의 데이터로 간주할 수 있고, 메모리 셀군(MCS34 내지 MSC36)에 저장되는 데이터에 대응하는 데이터선과는 상이한 데이터선을 구동하기 위한 데이터이다. 따라서, RAM(200)에는 Y방향을 따라 1 픽셀마다의 데이터를 순서대로 기입할 수 있다.

또한, 표시 패널(10)에 형성되어 있는 복수의 데이터선 중, 예를 들면 R용 서브 픽셀에 대응하는 데이터선을 구동하고, 다음에 G용 서브 픽셀에 대응하는 데이터선을 구동하고, 그리고 B용 서브 픽셀에 대응하는 데이터선을 구동한다. 이에 의해 1H 기간에 3회 판독을 행한 경우에 각 회의 판독에서 지연이 발생하더라도, 예를 들면 R용 서브 픽셀에 대응하는 데이터선이 모두 구동되어 있기 때문에, 지연에 의해서 표시되지 않는 영역의 면적이 작아진다. 따라서, 깜박거림 등의 표시 열화를 완화시킬 수 있다.

5. 본 실시예의 효과

본 실시예에서는, 도 19, 도 20, 도 21, 도 24에 도시한 바와 같이, RAM(200) 내에는 복수의 실드 배선(SHD2)이 형성되어 있다. 이에 의해 비트선(BL, /BL)의 상층에 제3 전원 공급 배선(GL)이 형성되더라도 정상적인 데이터의 검출이 가능해진다. 이에 의해 RAM(200)의 상층에 여러 가지 신호선을 배선할 수 있어, 예를 들면 표시 드라이버(20)의 회로 블록의 레이아웃을 유연하게 행할 수 있다. 예를 들면 데이터선 드라이버(100)(광의로는 표시 메모리 이외의 회로)에 필요한 계조 전압을 RAM(200)의 상층을 경유하여 공급하는 것이 가능해진다. 즉, 표시 드라이버(20)의 칩 면적을 최대한 작게 하는 레이아웃이 가능해져, 제조 코스트 삭감의 효과가 있다.

또한, 도 19, 도 20, 도 21, 도 24에 도시한 바와 같이, 실드 배선(SHD2)은 방향 X를 따라 연장 형성되어 있다. 이 때문에, 전압(VSS)을 공급하는 전원 공급 배선으로서 실드 배선(SHD2)을 이용할 수 있어, 각 메모리 셀(MC)에 안정된 전원의 공급이 가능해진다.

또한, 도 19, 도 20, 도 21, 도 24에 도시한 바와 같이, 비트선(BL, /BL)이 형성되어 있지 않은 영역의 상층에 실드 배선 비형성 영역(NSH)을 형성할 수 있기 때문에, 후공정에 실드 배선(SHD2)의 하층 등에서 발생하는 가스를 방출할 수 있어, 수율 향상의 효과를 발휘한다.

또한, 전술된 바와 같이, 본 실시예에서는, 1H 기간에 복수 회의 판독을 RAM(200)에 대해서 행한다. 그 때문에, 전술된 바와 같이, 1 워드선당 메모리 셀(MC)의 수를 적게 하는 것이나, 데이터선 드라이버(100)의 분할화가 가능해진다. 예를 들면 1H 기간의 판독 횟수를 조정함으로써 1 워드선에 대응하는 메모리 셀(MC)의 배열 수를 조정할 수 있기 때문에, RAM(200)의 X방향의 길이(RX) 및 Y방향의 길이(RY)를 적절히 조정할 수 있다. 또한, 1H 기간의 판독 횟수를 조정함으 로써 데이터선 드라이버(100)의 분할 수도 변경할 수 있다.

또한, 대상으로 되는 표시 패널(10)의 표시 영역(12)에 형성된 데이터선의 수에 따라 데이터선 드라이버(100) 및 RAM(200)의 블록 수를 변경하거나, 각 데이터선 드라이버(100) 및 RAM(200)의 레이아웃 사이즈를 변경하거나 하는 것도 용이해진다. 이 때문에, 표시 드라이버(20)에 탑재되는 다른 회로를 고려한 설계가 가능해져, 표시 드라이버(20)의 설계 코스트의 삭감이 가능해진다. 예를 들면 대상으로 되는 표시 패널(10)으로 변경이 있고, 데이터선의 수만 변경된 경우, 데이터선 드라이버(100) 및 RAM(200)이 주로 변경의 대상으로 되는 경우가 있다. 이 경우, 본 실시예에서는, 데이터선 드라이버(100) 및 RAM(200)의 레이아웃 사이즈를 유연하게 설계할 수 있기 때문에 다른 회로에서는 종래의 라이브러리를 유용할 수 있는 경우가 있다. 따라서, 본 실시예에서는, 한정된 스페이스를 유효하게 이용할 수 있어, 표시 드라이버(20)의 설계 코스트를 삭감할 수 있다.

또한, 본 실시예에서는, 1H 기간에 복수 회 판독을 행하기 위해서 도 25의 (A)에 도시한 바와 같이, 센스 앰프(SSA)에 의해, M비트의 데이터가 출력되는 RAM(200)에 대해 Y방향으로 M×2개의 메모리 셀(MC)을 형성할 수 있다. 이에 의해 효율적으로 메모리 셀(MC)을 배열할 수 있으므로, 칩 면적의 축소를 가능하게 한다.

또한, 도 8의 비교예의 표시 드라이버(24)에서는 워드선(WL)이 매우 길기 때문에, RAM(205)으로부터의 데이터 판독의 지연에 의한 변동이 발생하지 않도록 하기 위해 어느 정도의 전력을 필요로 한다. 또한, 워드선(WL)이 매우 길기 때문에, 워드선(WL) 1개당 접속되는 메모리 셀의 수도 증대해 워드선(WL)에 기생되는 용량이 증대한다. 이 기생 용량의 증대에 대해서는 워드선(WL)을 분할하여 제어함으로써 대처 가능하지만, 그것을 위한 회로가 별도로 필요해진다.

이것에 대해 본 실시예에서는, 예를 들면 도 11의 (A)에 도시한 바와 같이, 워드선(WL1, WL2) 등이 Y방향을 따라 연장 형성되어 있고, 그 각각의 길이가 비교예의 워드선(WL)에 비해 충분히 짧다. 그 때문에, 1회의 워드선(WL1)의 선택에 필요로 하는 전력은 작아진다. 이에 의해 1H 기간에 복수 회 판독을 행한 경우에도 소비 전력의 증대를 방지할 수 있다.

또한, 도 3의 (A)에 도시한 바와 같이, 예를 들면 RAM(200)이 4BANK 형성되어 있는 경우, RAM(200)에서는 도 11의 (B)에 도시한 바와 같이, 워드선을 선택하는 신호나, 래치 신호(SLA, SLB)의 제어가 행하여진다. 이들 신호는 예를 들면 4BANK의 각각의 RAM(200)에 공통으로 이용되도록 해도 된다.

구체적으로는 예를 들면 도 10에 도시한 바와 같이, 데이터선 드라이버(100-1 내지 100-4)에는 동일한 데이터선 제어 신호(SLC)(데이터선 드라이버용 제어 신호)가 공급되고, RAM(200-1 내지 200-4)에는 동일한 워드선 제어 신호(RAC)(RAM용 제어 신호)가 공급된다. 데이터선 제어 신호(SLC)는 예를 들면 도 11의 (B)에 도시되는 래치 신호(SLA, SLB)를 포함하고, RAM용 제어 신호(RAC)는 예를 들면 도 11의 (B)에 도시되는 워드선을 선택하는 신호를 포함한다.

이에 의해 각각의 BANK에서 RAM(200)의 워드선이 동일하게 선택되어, 데이터선 드라이버(100)에 공급되는 래치 신호(SLA, SLB) 등이 동일하게 하강한다. 즉, 1H기간에서, 임의의 RAM(200)의 워드선이 선택됨과 동시에, 다른 RAM(200)의 워드선도 동시에 선택된다. 이렇게 하여 복수의 데이터선 드라이버(100)는 복수의 데이터선을 정상적으로 구동할 수 있다.

상기한 바와 같이, 본 발명의 실시예에 대해서 상세히 설명했는데, 본 발명의 신규 사항 및 효과로부터 실체적으로 일탈하지 않는 많은 변형이 가능한 것은 당업자에게는 용이하게 이해할 수 있을 것이다. 따라서, 이러한 변형예는 전부 본 발명의 범위에 포함되는 것으로 한다. 예를 들면 명세서 또는 도면에서, 적어도 한번, 보다 광의 또는 동의인 상이한 용어와 함께 기재된 용어는, 명세서 또는 도면의 어떠한 개소에서도 그 상이한 용어로 치환할 수 있다.

또한, 본 실시예에서는, 표시 드라이버(20) 내에 형성된 복수의 RAM(200)에 대해서 예를 들면 1 표시 화면분의 화상 데이터를 저장시킬 수 있지만, 이것에 한정되지 않는다.

표시 패널(10)에 대해서 k(k는 2 이상의 정수)개의 표시 드라이버를 형성하고, k개의 표시 드라이버 각각에, 일 표시 화면분의 화상 데이터의 (1/k)를 저장시켜도 된다. 이 경우, 일 표시 화면의 데이터선(DL)의 총 개수를 DLN으로 했을 때, k개의 표시 드라이버 각각이 분담하여 구동하는 데이터선 개수는 (DLN/k)개이다.

이상, 본 발명에 따르면, 회로의 배치를 유연하게 행할 수 있어, 효율적인 레이아웃이 가능한 집적 회로 장치 및 그것을 탑재하는 전자 기기를 제공하는 것을 목적으로 한다.

Claims

복수의 주사선 및 복수의 데이터선을 갖는 표시 패널에 표시되는 적어도 일부의 데이터를 저장하는 표시 메모리를 포함하는 집적 회로 장치로서,

상기 표시 메모리가 복수의 워드선과, 복수의 비트선과, 복수의 메모리 셀을 포함하고,

상기 복수의 비트선이 형성되는 금속 배선층에는 상기 복수의 메모리 셀에 제1 전원 전압을 공급하기 위한 복수의 제1 전원 공급 배선이 형성되고,

상기 복수의 워드선이 형성되는 금속 배선층에는 상기 복수의 메모리 셀에 상기 제1 전원 전압보다도 전압이 높은 제2 전원 전압을 공급하기 위한 제2 전원 공급 배선이 형성되고,

상기 복수의 워드선의 상층에는 상기 복수의 비트선이 형성되고,

상기 복수의 비트선의 상층에는 복수의 비트선 보호용 배선이 형성되고, 상기 복수의 비트선 각각과 상기 복수의 비트선 보호용 배선의 각각은 평면에서 보아 겹치는 영역을 포함하고,

상기 복수의 비트선 보호용 배선의 상층에는 상기 집적 회로 장치에 형성된 회로 중, 상기 표시 메모리 이외의 회로에 상기 제2 전원 전압보다도 전압이 높은 제3 전원 전압을 공급하기 위한 제3 전원 공급 배선이 형성되어 있는 것을 특징으로 하는 집적 회로 장치.
제1항에 있어서,

상기 복수의 메모리 셀의 각각은 짧은 변 및 긴 변을 갖고,

상기 복수의 메모리 셀의 각각에서는,

상기 복수의 비트선은 상기 복수의 메모리 셀의 상기 긴 변이 연장되는 제1 방향을 따라 형성되고,

상기 복수의 워드선은 상기 복수의 메모리 셀의 상기 짧은 변이 연장되는 제2 방향을 따라 형성되어 있는 것을 특징으로 하는 집적 회로 장치.
제2항에 있어서,

상기 복수의 제1 전원 공급 배선이 형성되는 영역의 상층에는, 상기 복수의 비트선 보호용 배선이 형성되지 않는 보호용 배선 비형성 영역이 형성되어 있는 것을 특징으로 하는 집적 회로 장치.
제3항에 있어서,

상기 보호용 배선 비형성 영역이 상기 제1 방향을 따라 연장 형성되어 있는 것을 특징으로 하는 집적 회로 장치.
제2항 내지 제4항 중 어느 한 항에 있어서,

상기 복수의 제1 전원 공급 배선의 각각은, 상기 제1 방향을 따라 연장 형성되고,

상기 복수의 메모리 셀의 각각에서는, 상기 복수의 비트선 중 2개의 비트선으로 구성되는 비트선 쌍은, 상기 복수의 제1 전원 공급 배선의 2개의 제1 전원 공급 배선에 끼워지도록 배치되어 있는 것을 특징으로 하는 집적 회로 장치.
제5항에 있어서,

상기 복수의 비트선 보호용 배선은, 상기 제1 방향을 따라 연장 형성되고,

상기 복수의 메모리 셀의 각각에서는, 상기 복수의 비트선 보호용 배선 중 하나의 상기 제2 방향에서의 양단부가, 상기 2개의 제1 전원 공급선과 평면에서 보아 겹치는 영역을 포함하는 것을 특징으로 하는 집적 회로 장치.
제2항에 있어서,

상기 복수의 비트선 보호용 배선의 각각은, 상기 제1 방향을 따라 연장 형성되어 있는 것을 특징으로 하는 집적 회로 장치.
제3항에 있어서,

상기 복수의 비트선 보호용 배선의 각각은, 상기 제2 방향을 따라 연장 형성되어 있는 것을 특징으로 하는 집적 회로 장치.
제8항에 있어서,

상기 보호용 배선 비형성 영역이 상기 제2 방향을 따라 연장 형성되어 있는 것을 특징으로 하는 집적 회로 장치.
제1항에 있어서,

상기 복수의 비트선 보호용 배선에는 상기 제1 전원 전압이 공급되어 있는 것을 특징으로 하는 집적 회로 장치.
제1항에 있어서,

상기 복수의 비트선 보호용 배선은, 상기 제1 전원 공급 배선과 전기적으로 접속되어 있는 것을 특징으로 하는 집적 회로 장치.
제1항의 집적 회로 장치와 표시 패널을 포함하는 것을 특징으로 하는 전자 기기.
제12항에 있어서,

상기 집적 회로 장치는 상기 표시 패널을 형성하는 기판에 실장되어 있는 것을 특징으로 하는 전자 기기.
제13항에 있어서,

상기 집적 회로 장치의 상기 복수의 워드선이, 상기 표시 패널에 형성된 상기 복수의 데이터선이 연장되는 방향과 평행해지도록 상기 표시 패널을 형성하는 기판에 상기 집적 회로 장치가 실장되어 있는 것을 특징으로 하는 전자 기기.