KR20050106895A - 반도체 메모리 장치 및 그의 레이아웃 방법 - Google Patents

Abstract

본 발명은 제조공정의 에러를 줄일 수 있도록 배선을 레이아웃하여 동작상의 신뢰성이 향상된 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 다수의 서브워드라인 드라이버; 상기 다수의 서브워드라인 드라이버의 일측단으로 각각 확장되어 배치되는 다수의 제1 금속층 서브워드라인; 상기 다수의 서브워드라인 드라이버의 일측단으로 각각 확장되어 배치된 다수의 제1 금속층 제1 전원라인; 상기 다수의 제1 금속층 전원라인을 연결하는 제2 금속층 제2 전원라인; 및 상기 제2 금속층 제2 전원라인에 연결된 제1 금속층 제3 전원라인을 구비하며, 상기 제3 전원라인은 상기 다수의 서브워드라인과 오버랩되지 않으며, 같은 방향으로 확장되어 배치되는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.

Description

반도체 메모리 장치 및 그의 레이아웃 방법{SEMICONDUCTOR MEMORY DEVICE AND LAYOUT METHOD OF THE SAME}

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 효율적인 레이아웃에 관한 것이다.

도1은 반도체 메모리 장치를 나타내는 회로도로서, 특히 메인워드라인(MWL)과 비트라인 센스앰프에서 출력되는 컬럼선택라인(YI)을 나타내고 있다.

도1을 참조하여 살펴보면, 반도체 메모리 장치의 셀영역(100)상에 배치된 서브워드라인(SWL)마다 워드라인 드라이버(20 ~ 27)가 접속되어 있고, 컬럼선택라인(YI)마다 두개의 센스앰프(10 ~ 17)가 접속되어 있으며, 서브워드라인(SWL)과 컬럼선택라인(YI)는 서로 교차하며 지나간다.

또한 서브워드라인(SWL)의 사이 사이와 컬럼선택라인(YI)의 사이 사이에는 전원전압 라인(VDD)이 지나간다.

메모리 장치는 통상적으로 다수의 단위셀에 대응하여 각각의 서브워드라인이 구비되고, 다시 몇개의 서브워드라인당 하나의 메인워드라인(MWL)이 구비되는 구조를 가지고 있다.

서브워드라인은 직접적으로 단위셀과 연결되는 워드라인이며, 메인워드라인은 몇개의 서브워드라인에 대응하여 구비되는 금속배선이다. 메모리 장치는 입력된 로우어드레스의 상위비트를 디코딩하여 하나의 메인워드라인(MWL)을 선택하고, 이어서 나머지 하위 로우어드레스의 비트를 디코딩하여 선택된 메인워드라인(MWL)에 대응하는 서브워드라인(SWL)중 하나를 선택하게 된다. 메인워드라인과 하위 로우어드레스 비트를 입력으로 하고 하위 로우어드레스의 비트의 디코딩 결과에 따라 서브워드라인을 선택하는 회로를 서브워드라인 드라이버라 한다.

선택된 서브워드라인(SWL)에 대응하는 다수의 단위셀 데이터가 각각 대응하는 비트라인 센스앰프에 의해 감지증폭되고, 이어서 컬럼어드레스에 의해 디코딩된 컬럼선택라인(YI)에 의하여 하나 또는 다수의 비트라인 센스앰프를 선택하게 된다.

선택된 비트라인 센스앰프에 의해 감지증폭된 데이터는 리드명령을 실행중일 때는 데이터 입출력라인(도시되지 않음)을 통해 외부로 출력된다. 만약 라이트 명령이 실행중일 때는 외부에서 입력된 라이트 데이터가 상기의 선택된 비트라인 센스앰프에 의해 감지 증폭된 데이터를 덮어쓰게 된다.

따라서, 컬럼선택라인(YI)는 비트라인센스앰프에 의해 감지증폭된 데이터를 외부로 출력하거나, 외부에서 입력된 데이터를 비트라인 센스앰프로 전달하기 위해 컬럼어드레스를 디코딩하여 비트라인 센스앰프를 선택하는 금속라인을 말한다.

또한 컬럼선택라인(YI)의 사이를 지나가는 전원전압 라인(VDD)은 비트라인 센스앰프의 구동전압을 공급하기 위한 금속라인이며, 서브워드라인(SWL)의 사이를 지나가는 전원전압 라인(VDD)는 워드라인드라이버의 구동전압을 공급하기 위한 금속라인이다. 참고적으로 도1의 회로도에서는 단위셀을 구성하는 캐패시터와 모스트랜지스터에 대한 표기는 생략하였다.

도2는 종래기술에 의해서 도1에 도시된 반도체 메모리 장치의 레이아웃도이다.

도2를 참조하여 살펴보면, 서브워드라인(SWL)과 전원전압 라인(VDD)이 교대로 가로로 배치되고, 컬럼선택라인(YI)과 전원전압 라인(VDD)이 교대로 세로로 배치되어 있다. 도면부호 '200'은 서브워드라인 드라이버(20 ~ 27)이 구비되는 영역을 나타낸다.

도2를 참조하여 종래기술에 의한 반도체 메모리 장치의 문제점을 살펴본다.

도1에 도시된 회로를 도2의 도시된 종래기술에 의해 레이아웃하게 되면, 다수의 전원전압 라인(VDD)과 서브워드라인(SWL)이 교대로 지나가도록 배치됨으로서, 전원전압 라인(VDD) 또는 서브워드라인(SWL)중 하나만 잘못 제조되어도 이웃한 라인간에 단락이 생겨 반도체 메모리 장치가 에러가 생기게 된다.

도2에 도시된 X부분은 컬럼선택라인(YI)과 전원전압(VDD)의 간격을 나타내는 것으로서, 종래기술에 의한 반도체 메모리 장치는 다수의 X부분을 필연적으로 발생시켜, 제조공정상에서 이웃한 컬럼선택라인(YI)과 전원전압 라인(VDD) 또는 이웃한 메인워드라인(SWL)과 전원전압라인(VDD)간에 단락이 될 가능성이 매우 높게 된다.

전술한 바와 같이 제조공정상 에러가 발생하여, 하나의 이웃한 컬럼선택라인(YI)과 전원전압 라인(VDD) 또는 이웃한 서브워드라인(SWL)과 전원전압라인(VDD)간에 단락이 발생하면, 반도체 메모리 장치가 페일로 판정되는 것이다.

반도체 메모리 장치의 동작중, 스탠바이 상태에서는 컬럼선택라인(YI)으로 접지전원레벨이 인가된다. 반면 바로 이웃한 전원전압 라인(VDD)으로는 전원전압이 인가되기 때문에 양 라인이 단락되면 동작상에 에러가 발생하게 되는 것이다.

만약 메인워드라인간에 단락이 발생하거나, 컬럼선택라인간에 단락이 발생한다면, 추가로 구비되는 리던던시 회로부분을 이용하여 리페어를 할 수 있으나, 메인워드라인과 전원전압라인간에 단락이 발생하거나, 컬럼선택라인과 전원전압사이에 단락이 발생한다면, 리페어가 불가능하게 된다.

본 발명은 상기의 문제점을 해결하기 위해 제안된 것으로, 제조공정의 에러를 줄일 수 있도록 배선을 레이아웃하여 동작상의 신뢰성이 향상된 반도체 메모리 장치를 제공함을 목적으로 한다.

본 발명은 상기의 과제를 달성하기 위해 제안된 것으로, 다수의 서브워드라인 드라이버; 상기 다수의 서브워드라인 드라이버의 일측단으로 각각 확장되어 배치되는 다수의 제1 금속층 메인워드라인; 상기 다수의 서브워드라인 드라이버의 일측단으로 각각 확장되어 배치된 다수의 제1 금속층 제1 전원라인; 상기 다수의 제1 금속층 전원라인을 연결하는 제2 금속층 제2 전원라인; 및 상기 제2 금속층 제2 전원라인에 연결된 제1 금속층 제3 전원라인을 구비하며, 상기 제3 전원라인은 상기 다수의 서브워드라인과 오버랩되지 않으며 같은 방향으로 확장되어 배치되는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.

또한, 본 발명은 다수의 센스앰프; 상기 다수의 센스앰프의 일측단으로 각각 확장되어 배치되는 다수의 제1 금속층 컬럼선택라인; 상기 다수의 센스앰프 일측단으로 각각 확장되어 배치된 다수의 제1 금속층 제1 전원라인; 상기 다수의 제1 금속층 전원라인을 연결하는 제2 금속층 제2 전원라인; 및 상기 제2 금속층 제2 전원라인에 연결된 제1 금속층 제3 전원라인을 구비하며, 상기 제3 전원라인은 상기 다수의 컬럼선택라인과 오버랩되지 않으며, 같은 방향으로 확장되어 배치되는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.

또한, 본 발명은 X축 방향으로 배치된 다수의 서브워드라인 드라이버; 상기 다수의 서브워드라인 드라이버의 일측단으로 각각 확장되어 배치되는 다수의 제1 금속층 메인워드라인; 상기 다수의 서브워드라인 드라이버의 일측단으로 각각 확장되어 배치된 다수의 제1 금속층 제1 전원라인; 상기 다수의 제1 금속층 제1 전원라인을 연결하는 제2 금속층 제2 전원라인;상기 제2 금속층 제2 전원라인에 연결된 제1 금속층 제3 전원라인; Y축 방향으로 배치된 다수의 센스앰프; 상기 다수의 센스앰프의 일측단으로 각각 확장되어 배치되는 다수의 제2 금속층 컬럼선택라인; 상기 다수의 센스앰프 일측단 일부영역까지 각각 확장되어 배치된 다수의 제2 금속층 제4 전원라인; 상기 다수의 제2 금속층 제4 전원라인을 연결하는 제1 금속층 제5 전원라인; 및 상기 제1 금속층 제5 전원라인에 연결된 제2 금속층 제6 전원라인을 구비하며, 상기 제3 전원라인은 상기 다수의 서브워드라인과 오버랩되지 않으며 상기 서브워드라인과 같은 방향으로 확장되어 배치되며, 상기 제6 전원라인은 상기 다수의 컬럼선택라인과 오버랩되지 않으며 상기 컬럼선택라인과 같은 방향으로 확장되어 배치되는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 레이아웃도이다.

도3을 참조하여 살펴보면, 본 실시예에 따른 반도체 메모리 장치는 다수의 서브워드라인 드라이버(210 ~ 280)와, 다수의 서브워드라인 드라이버(210 ~ 280)의 일측단으로 각각 확장되어 배치되는 다수의 제1 금속층 메인워드라인(MWL0 ~ MWL7)과, 다수의 서브워드라인 드라이버(210 ~ 280)의 일측단으로 각각 확장되어 배치된 다수의 제1 금속층 제1 전원라인(PL1-1 ~ PL1-8)과, 다수의 제1 금속층 전원라인을 연결하는 제2 금속층 제2 전원라인(PL2)과, 제2 금속층 제2 전원라인(PL2)에 연결된 제1 금속층 제3 전원라인(PL3)을 구비하며, 제3 전원라인(PL3)은 다수의 서브워드라인(SWL0 ~ SWL7)과 오버랩되지 않으며, 같은 방향으로 확장되어 배치되는 것을 특징으로 한다.

또한, 본 실시예에 따른 반도체 메모리 장치는 제1 금속층 서브워드라인(SWL0 ~ SWL7)과 제1 금속층 제1 전원라인(PL1-1 ~ PL1-8)은 교대로 배치된다.

다수의 제1 금속층의 서브워드라인(SWL0~SWL7)은 서브워드라인(210 ~ 280)의 일측방향으로 확장되어 배치되되, 일부(SWL0~SWL3)는 제3 전원라인(PL3)의 일측에 나머지(SWL4 ~ SWL7)는 제3 전원라인(PL3)의 타측에 배치된다. 여기서 전원라인이라는 것을 서브워드라인 드라이버를 구동시키기 위한 접지전압 또는 전원전압을 공급하기위한 라인이거나 주변의 다른 회로들을 구동하기 위한 접지전압 또는 전원전압을 공급하기 위한 라인이다.

이상에서 살펴본 바와 같이, 본 실시예에 따른 반도체 메모리 장치는 다수의 서브워드라인드라이버 각각에 전원을 공급하기 위한 전원라인은 총 3개의 라인으로 구성된다. 제1 전원라인(PL1-1 ~ PL1-8)은 다수의 서브워드라인드라이버(210 ~ 280)에 각각 접속되는 금속배선이며, 제2 전원라인(PL2)은 다수의 서브워드라인드라이버(210 ~ 280)에서 각각 연결된 제1 전원라인(PL1-1 ~ PL1-8)을 연결하기 위한 금속배선이다.

제3 전원라인(PL3)은 종래기술에서와 달리 하나의 넓은 금속배선으로 제2 전원라인(PL2)과 연결되는 금속배선이다.

또한, 본 실시예에 따른 반도체 장치는 전원라인의 대부분을 제3 전원라인(PL3)과 같이 형태로 구비하게 된다.

제3 전원라인(PL3)를 하나의 금속배선으로 배치시킴으로서, 다수의 서브워드라인드라이버 각각의 일측에서 확장되어 연결되는 메인워드라인의 일부(MWL0~MWL3)는 제3 전원라인의 일측단에, 나머지(MWL4 ~ MWL7)는 제3 전원라인의 타측단에 배치된다.

따라서 본 실시예에 따른 반도체 장치는 전원라인이 메인워드라인과 단락되어 에러를 일으킬 수 있는 부분이 종래기술에 비해 현저하게 줄어들었다.

구체적으로는 메인워드라인(MWL0 ~ MWL7)과 제3 전원라인(PL3)과의 단락이 될 가능성이 큰 부분이 제3 전원라인(PL3)과 그 이웃에 배치된 메인워드라인(MWL3,MWL4)의 사이(도3의 Y참조)로 한정되는 것이다.

다만 메인워드라인과 메인워드라인간의 단락이 될 가능성이 다소 증가하였으나, 이것은 추가로 구비된 리던던시 회로를 이용하는 리페어 공정을 통해 리페어가 가능하게 된다.

따라서 본 실시예에서 제시한 레이아웃 배치대로 레이아웃을 진행하면, 제조공정상 수율을 향상시킬 수 있다. 또한 전원라인의 대부분을 종래보다 굵게 배치시킴으로서 서브워드라인드라이버로 전원공급을 보다 원할하게 할 수 있어, 반도체 메모리 장치의 동작상의 신뢰성을 향상시킬 수 있게 되는 것이다.

도4는 본 발명의 바람직한 제2 실시예에 따른 반도체 메모리 장치의 레이아웃도이다.

도4를 참조하여 살펴보면, 본 실시예에 따른 반도체 메모리 장치는 다수의 센스앰프(310 ~ 370)와, 다수의 센스앰프(310 ~ 370)의 일측단으로 각각 확장되어 배치되는 다수의 제1 금속층 컬럼선택라인(Yi0 ~ Yi5)과, 다수의 센스앰프 일측단으로 각각 확장되어 배치된 다수의 제1 금속층 제1 전원라인(PL4-1 ~ PL4-7)과, 다수의 제1 금속층 전원라인(PL4-1 ~ PL4-7)을 연결하는 제2 금속층 제2 전원라인(PL5)와, 제2 금속층 제2 전원라인(PL5)에 연결된 제1 금속층 제3 전원라인(PL6)을 구비하며, 제3 전원라인(PL6)은 다수의 컬럼선택라인(Yi0 ~ Yi6)과 오버랩되지 않으며, 같은 방향으로 확장되어 배치된다.

또한 본 실시예에 따른 반도체 메모리 장치는 제1 금속층 컬럼선택라인(Yi0 ~ Yi5)과 제1 금속층 제1 전원라인(PL4-1 ~ PL4-7)은 교대로 배치된다.

또한 본 실시예에 따른 반도체 메모리 장치는 다수의 제1 금속층 컬럼선택라인(Yi0 ~ Yi5)은 센스앰프의 일측방향으로 확장되어 배치되되, 일부는 제3 전원라인(PL6)의 일측에 나머지는 제3 전원라인(PL6)의 타측에 배치된다. 여기서 전원라인이라는 것을 센스앰프를 구동시키기 위한 접지전압 또는 전원전압을 공급하기위한 라인이다.

제2 실시예에 의한 반도체 메모리 장치는 제1 실시예에서 설명한 것과 같은 효과가 기대되므로 그 자세한 설명은 생략한다.

도5는 본 발명의 바람직한 제3 실시예에 따른 반도체 메모리 장치의 레이아웃도이다.

도5에 도시된 제3 실시예에 따른 반도체 메모리 장치는 도3과 도4에 도시된 제1 실시예와 제2 실시예를 합쳐서 나타낸 것이다.

도5를 참조하여 살펴보면, 제3 실시예에 따른 반도체 메모리 장치는 다수의 서브워드라인 드라이버가 X축방향으로 배치되고(200 참조), Y축 방향으로 다수의 센스앰프(300)가 Y축방향으로 배치되어(300 참조) 레이아웃되나 자세한 표시는 생략하였다.

각각의 서브워드라인 드라이버에서 접속되는 서브워드라인(SWL)은 X축 방향으로 확장되어 배치되고, 각각의 서브워드라인 드라이버를 구동하기 위한 전원라인은 제1 전원라인(PL1)/제2 전원라인(PL2)/제3 전원라인(PL3)으로 나누어서 레이아웃한다.

여기서 제1 전원라인(PL1)과 제3 전원라인(PL3)은 제1 금속층으로 레이아웃하고, 제2 전원라인(PL2)은 제2 금속층으로 레이아웃한다.

또한 각각의 센스앰프에서 접속되는 컬럼선택라인(Yi)은 Y축 방향으로 확장되어 배치되고, 각각의 센스앰프를 구동하기 위한 전워라인은 제4 전원라인(PL4)/제5 전원라인(PL5)/제6 전원라인(PL6)으로 나누어서 레이아웃한다.

여기서 제4 전원라인(PL4)과 제6 전원라인(PL6)은 제2 금속층으로 레이아웃하고, 제5 전원라인(PL5)은 제1 금속층으로 레이아웃한다. 참고적으로 도시되지는 않았지만, 제3 전원라인(PL3)과 제6 전원라인(PL6)이 지나가는 영역의 하단에는 단위셀이 레이아웃된다.

또한, 제3 전원라인(PL3)과 제6 전원라인(PL6)이 같은 전원전압(VDD) 공급라인이거나 접지전압(VSS) 공급라인이라면 서로 단락시킬 수도 있다. 다만, 제3 전원라인(PL3)은 전원전압을 공급하기 위한 라인이고, 제6 전원라인(PL6)이 접지전압을 공급하기 위한 라인이라면 단락시키면 않된다.

여기서 전원라인이라는 것을 서브워드라인 드라이버를 구동시키기 위한 접지전압 또는 전원전압을 공급하기위한 라인이거나 주변의 다른 회로들을 구동하기 위한 접지전압 또는 전원전압을 공급하기 위한 라인이다.

또한, 제3 전원라인(PL3)과 제6 전원라인(PL6)은 하나의 굵은 라인으로 형성되어 지나가도록 레이아웃되고, 제3 전원라인(PL3)의 일측과 타측으로 다수의 메인워드라인(MWL)의 일부와 나머지가 지나가도록 레이아웃되며, 제6 전원라인(PL6)의 일측과 타측으로 다수의 컬럼선택라인(Yi) 일부와 나머지가 지나가도록 레이아웃된다.

또한, 제1 금속층 서브워드라인(SWL)과 제1 금속층 제1 전원라인(PL)은 교대로 배치되며, 제2 금속층 컬럼선택라인(Yi)과 제2 금속층 제4 전원라인(PL4)은 교대로 배치된다.

이상에서 살펴본 바와 같이 반도체 메모리 장치를 레이아웃하게 되면, 다수의 메인워드라인에 각각 전원을 공급하기 위한 전원라인의 대부분(제3 전원라인(PL3))이 하나의 굵은 라인으로 레이아웃되어서 이웃한 메인워드라인과 단락등의 에러를 일으킬 경우가 종래기술보다 현저하게 줄어든다.

또한, 다수의 센스앰프에 각각 전원을 공급하기 위한 전원라인의 대부분(제6 전원라인(PL6))이 하나의 라인으로 레이아웃되어서 이웃한 컬럼선택라인과 단락등의 에러를 일으킬 경우가 종래기술보다 현저하게 줄어든다.

또한 전원라인이 하나의 굵은 금속층으로 레이아웃되어서 서브워드라인 드라이버와 센스앰프로의 전원공급특성을 향상시킬 수 있다. 또한, 상기의 레이아웃시 종래와 마찬가지로 두개의 금속층을 사용하였음으로 본 발명에 의해 공정단계가 증가되거나 하는 제조비용이 증가되지도 않는다.

이상에서 설명한 바와 같이, 본 실시예에서의 전원라인은 서브라인 드라이버와 센스앰프의 구동전압을 공급하는 경우로 예로 들었지만 서브라인 드라이버나 센스앰프의 구동전압이 아닌 주변회로의 구동전압이나 접지전압인 경우도 본발명의 범주에서 설명할 수 있음이 명백하다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명에서 제시한 레이아웃 배치대로 서브워드라인과 컬럼선택라인의 레이아웃을 진행하면, 제조공정상 수율을 5%이상 향상시킬 수 있다. 또한, 반도체 메모리 장치의 동작상의 신뢰성을 향상시킬 수 있게 된다.

도1은 반도체 메모리 장치를 나타내는 회로도.

도2는 종래기술에 의해서 도1에 도시된 반도체 메모리 장치의 레이아웃도.

도3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 레이아웃도.

도4는 본 발명의 바람직한 제2 실시예에 따른 반도체 메모리 장치의 레이아웃도.

도5는 본 발명의 바람직한 제3 실시예에 따른 반도체 메모리 장치의 레이아웃도.

*도면의 주요부분에 대한 부호설명*

VDD : 전원전압 라인

210 ~ 280 : 워드라인 드라이버

310 ~ 380 : 비트라인 센스앰프

MWL0 ~ MWL7 : 메인워드라인

Yi0 ~ Yi5 : 컬럼선택라인

PL1 ~ PL6 : 전원라인

Claims (11)

1. 다수의 서브워드라인 드라이버;

   상기 다수의 서브워드라인 드라이버의 일측단으로 각각 확장되어 배치되는 다수의 제1 금속층 메인워드라인;

   상기 다수의 서브워드라인 드라이버의 일측단으로 각각 확장되어 배치된 다수의 제1 금속층 제1 전원라인;

   상기 다수의 제1 금속층 전원라인을 연결하는 제2 금속층 제2 전원라인; 및

   상기 제2 금속층 제2 전원라인에 연결된 제1 금속층 제3 전원라인을 구비하며, 상기 제3 전원라인은 상기 다수의 서브워드라인과 오버랩되지 않으며 같은 방향으로 확장되어 배치되는 것을 특징으로 하는 반도체 메모리 장치.
2. 제 1 항에 있어서,

   상기 제1 금속층 서브워드라인과 상기 제1 금속층 제1 전원라인은 교대로 배치되는 것을 특징으로 하는 반도체 메모리 장치.
3. 제 1 항에 있어서,

   상기 다수의 제1 금속층의 서브워드라인은 서브워드라인 드라이버의 일측방향으로 확장되어 배치되되, 일부는 제3 전원라인의 일측에 나머지는 제3 전원라인의 타측에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
4. 다수의 센스앰프;

   상기 다수의 센스앰프의 일측단으로 각각 확장되어 배치되는 다수의 제1 금속층 컬럼선택라인;

   상기 다수의 센스앰프 일측단으로 각각 확장되어 배치된 다수의 제1 금속층 제1 전원라인;

   상기 다수의 제1 금속층 전원라인을 연결하는 제2 금속층 제2 전원라인; 및

   상기 제2 금속층 제2 전원라인에 연결된 제1 금속층 제3 전원라인을 구비하며, 상기 제3 전원라인은 상기 다수의 컬럼선택라인과 오버랩되지 않으며, 같은 방향으로 확장되어 배치되는 것을 특징으로 하는 반도체 메모리 장치.
5. 제 4 항에 있어서,

   상기 제1 금속층 컬럼선택라인과 상기 제1 금속층 제1 전원라인은 교대로 배치되는 것을 특징으로 하는 반도체 메모리 장치.
6. 제 4 항에 있어서,

   상기 다수의 제1 금속층의 컬럼선택라인은 센스앰프의 일측방향으로 확장되어 배치되되, 일부는 제3 전원라인의 일측에 나머지는 제3 전원라인의 타측에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
7. X축 방향으로 배치된 다수의 서브워드라인 드라이버;

   상기 다수의 서브워드라인 드라이버의 일측단으로 각각 확장되어 배치되는 다수의 제1 금속층 메인워드라인;

   상기 다수의 서브워드라인 드라이버의 일측단으로 각각 확장되어 배치된 다수의 제1 금속층 제1 전원라인;

   상기 다수의 제1 금속층 제1 전원라인을 연결하는 제2 금속층 제2 전원라인;

   상기 제2 금속층 제2 전원라인에 연결된 제1 금속층 제3 전원라인;

   Y축 방향으로 배치된 다수의 센스앰프;

   상기 다수의 센스앰프의 일측단으로 각각 확장되어 배치되는 다수의 제2 금속층 컬럼선택라인;

   상기 다수의 센스앰프 일측단 일부영역까지 각각 확장되어 배치된 다수의 제2 금속층 제4 전원라인;

   상기 다수의 제2 금속층 제4 전원라인을 연결하는 제1 금속층 제5 전원라인; 및

   상기 제1 금속층 제5 전원라인에 연결된 제2 금속층 제6 전원라인을 구비하며, 상기 제3 전원라인은 상기 다수의 서브워드라인과 오버랩되지 않으며 상기 서브워드라인과 같은 방향으로 확장되어 배치되며, 상기 제6 전원라인은 상기 다수의 컬럼선택라인과 오버랩되지 않으며 상기 컬럼선택라인과 같은 방향으로 확장되어 배치되는 것을 특징으로 하는 반도체 메모리 장치.
8. 제 7 항에 있어서,

   상기 제1 금속층 서브워드라인과 상기 제1 금속층 제1 전원라인은 교대로 배치되는 것을 특징으로 하는 반도체 메모리 장치.
9. 제 7 항에 있어서,

   상기 제2 금속층 컬럼선택라인과 상기 제2 금속층 제4 전원라인은 교대로 배치되는 것을 특징으로 하는 반도체 메모리 장치.
10. 제 7 항에 있어서,

    상기 다수의 제1 금속층의 서브워드라인은 서브워드라인드라이버의 일측방향으로 확장되어 배치되되, 일부는 제3 전원라인의 일측에 나머지는 제3 전원라인의 타측에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
11. 제 7 항에 있어서,

    상기 다수의 제2 금속층의 데이터입출력라인은 센스앰프의 일측방향으로 확장되어 배치되되, 일부는 제6 전원라인의 일측에 나머지는 제6 전원라인의 타측에 배치되는 것을 특징으로 하는 반도체 메모리 장치.