KR20030058223A - In-Plane Switching Mode Liquid Crystal Display Device - Google Patents
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Abstract
Description
본 발명은 액정표시장치(Liquid Crystal Display Device)에 관한 것이며, 특히 횡전계형(IPS ; In-Plane Switching mode) 액정표시장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly to an in-plane switching mode (IPS) liquid crystal display device.
일반적으로 액정표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용한다. 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 갖고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.In general, the driving principle of the liquid crystal display device uses the optical anisotropy and polarization of the liquid crystal. Since the liquid crystal is thin and long in structure, the liquid crystal has directivity in the arrangement of molecules, and the direction of the molecular arrangement can be controlled by artificially applying an electric field to the liquid crystal.
따라서, 상기 액정의 광학적 이방성에 의하여 액정의 분자배열을 조정하면, 이에 따라 빛이 굴절하여 화상 정보를 표현할 수 있다.Accordingly, when the molecular arrangement of the liquid crystal is adjusted by the optical anisotropy of the liquid crystal, light may be refracted to express image information.
현재에는, 각 화소를 개폐하는 스위칭 소자인 박막트랜지스터(Thin Film Transistor ; TFT)가 화소마다 위치하여 이 박막트랜지스터와 연결되는 제 1 전극은 화소 단위로 온/오프되는 화소 전극으로, 또 하나의 전극인 제 2 전극은 공통 전극으로 이용하는 능동행렬 액정표시장치(AM-LCD ; Active Matrix Liquid Crystal Display)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다.Currently, a thin film transistor (TFT), which is a switching element that opens and closes each pixel, is positioned for each pixel, and the first electrode connected to the thin film transistor is a pixel electrode that is turned on and off in units of pixels. In the second electrode, an active matrix liquid crystal display (AM-LCD) used as a common electrode has been attracting the most attention because of its excellent resolution and ability to implement video.
즉, 상기 액정표시장치는 액정층이 개재되며 공통 전극이 형성된 컬러필터 기판(상부 기판) 및 화소 전극이 형성된 어레이 기판(하부 기판)으로 이루어지며,이러한 액정표시장치에서는 서로 대향되게 배치된 공통 전극과 화소 전극간에 걸리는 수직 전기장에 의해 액정을 구동시킴에 따라 투과율과 개구율 등의 특성이 우수하다. 그러나, 수직 전기장에 의해 액정을 구동시키게 되면 기판과 액정의 장축이 수직을 이루게 되어 시야각 범위가 좁은 단점이 있다.That is, the liquid crystal display includes a color filter substrate (upper substrate) with a liquid crystal layer interposed therebetween and an array substrate (lower substrate) with pixel electrodes formed thereon, and in such a liquid crystal display, common electrodes disposed to face each other. As the liquid crystal is driven by the vertical electric field applied between the and the pixel electrodes, the characteristics such as transmittance and aperture ratio are excellent. However, when the liquid crystal is driven by the vertical electric field, the long axis of the substrate and the liquid crystal are perpendicular to each other, so that the viewing angle range is narrow.
최근에는 액정표시장치의 시야각 특성을 개선하기 위하여, 횡전계형(수평 전계 방식) 액정표시장치가 제안되었다.Recently, in order to improve the viewing angle characteristic of a liquid crystal display, a horizontal electric field type (horizontal electric field type) liquid crystal display has been proposed.
도 1은 일반적인 횡전계형 액정표시장치의 단면을 도시한 단면도이고, 도 2a, 2b는 일반적인 횡전계형 액정표시장치의 전압 오프(off), 온(on) 상태에서의 동작특성을 나타낸 단면도이다.1 is a cross-sectional view showing a cross section of a general transverse electric field type liquid crystal display device, and FIGS. 2A and 2B are cross-sectional views showing operation characteristics in voltage off and on states of a general transverse electric field type liquid crystal display device.
도 1에서와 같이, 횡전계형 액정표시장치는 컬러필터 기판인 상부 기판(10)과 어레이 기판인 하부 기판(20)이 서로 대향되게 배치되어 있고, 이 상부 및 하부 기판(10, 20) 사이에는 액정층(30)이 개재된 구조에 있어서, 상기 하부 기판(20) 상에 공통 전극(22)과 화소 전극(24)이 모두 구비되어 있어, 공통 전극(22)과 화소 전극(24) 간에 생성되는 수평 전계(26)에 의해 액정층(30)이 수평방향으로 구동되는 것을 특징으로 한다.As shown in FIG. 1, in a transverse electric field type liquid crystal display device, an upper substrate 10, which is a color filter substrate, and a lower substrate 20, which is an array substrate, are disposed to face each other, and between the upper and lower substrates 10 and 20. In the structure in which the liquid crystal layer 30 is interposed, both the common electrode 22 and the pixel electrode 24 are provided on the lower substrate 20, thereby generating between the common electrode 22 and the pixel electrode 24. The liquid crystal layer 30 is driven in the horizontal direction by the horizontal electric field 26.
도 2a, 2b는 전압 오프/온 상태에서의 액정 분자(32)의 동작 특성을 각각 나타낸 것으로, 도 2a에서와 같이 전압 오프시에는 액정 분자(32)의 상변이가 발생되지 않는다. 그리고, 도 2b에서는, 전압이 인가됨에 따라 공통 전극(22) 및 화소 전극(24)과 각각 대응된 위치의 액정 분자(32a)의 상변이는 없으나, 공통 전극(22)과 화소 전극(24) 사이 구간에 위치하는 액정 분자(32b)는 공통 전극(22)과 화소전극(24) 간에 생성되는 수평 전계(26)에 의하여 기판과 평행하게 배열되는 동작특성을 가지게 된다.2A and 2B show operating characteristics of the liquid crystal molecules 32 in the voltage off / on states, respectively. As shown in FIG. 2A, no phase change occurs in the liquid crystal molecules 32 when the voltage is off. In FIG. 2B, as the voltage is applied, there is no phase change of the liquid crystal molecules 32a at positions corresponding to the common electrode 22 and the pixel electrode 24, but the common electrode 22 and the pixel electrode 24 are not changed. The liquid crystal molecules 32b disposed in the intervals between the liquid crystal molecules 32b have an operating characteristic arranged in parallel with the substrate by a horizontal electric field 26 generated between the common electrode 22 and the pixel electrode 24.
즉, 이와 같이 횡전계형 액정표시장치에서는 액정이 수평전계에 의해 이동하므로, 표시 화면을 정면에서 보았을 때 상/하/좌/우 방향으로 약 80°~ 85°방향까지 가시할 수 있게 되어, 기존의 수직전계 방식 액정표시장치보다 시야각 범위를 넓힐 수 있게 된다.That is, in the transverse electric field type liquid crystal display device, the liquid crystal moves by the horizontal electric field, so that when the display screen is viewed from the front, it can be seen from about 80 ° to 85 ° in the up / down / left / right directions. It is possible to widen the viewing angle range than the vertical field type liquid crystal display device.
도 3은 종래의 횡전계형 액정표시장치용 어레이 기판에 대한 평면도이다.3 is a plan view of a conventional array substrate for a transverse electric field type liquid crystal display device.
도시한 바와 같이, 서로 교차하며 게이트 및 데이터 배선(52, 64)이 형성되어 있고, 게이트 및 데이터 배선(52, 64)이 교차하는 지점에는 박막트랜지스터(T)가 형성되어 있다.As shown, the gate and data lines 52 and 64 cross each other, and the thin film transistor T is formed at the point where the gate and data lines 52 and 64 cross.
상기 박막트랜지스터(T)는 게이트 배선(52)에서 분기된 게이트 전극(50)과, 게이트 전극(50)을 덮는 반도체층(62)과, 상기 데이터 배선(52)에서 분기된 소스 전극(66)과, 상기 소스 전극(66)과 일정간격 이격된 드레인 전극(68)으로 이루어진다.The thin film transistor T includes a gate electrode 50 branched from the gate line 52, a semiconductor layer 62 covering the gate electrode 50, and a source electrode 66 branched from the data line 52. And a drain electrode 68 spaced apart from the source electrode 66 by a predetermined distance.
그리고, 상기 게이트 배선(52)과 평행한 방향으로 공통 전극(56)이 형성되어 있고, 이 공통 전극(56)에서는 다수 개의 공통 배선(58)이 분기되어 있다.The common electrode 56 is formed in a direction parallel to the gate wiring 52, and a plurality of common wirings 58 are branched from the common electrode 56.
그리고, 상기 박막트랜지스터(T)에서 연장된 인출 배선(72)에서는 다수 개의 화소 전극(74)이 전술한 공통 배선(58)과 서로 엇갈리게 분기되어 있다.In the lead-out wiring 72 extending from the thin film transistor T, the plurality of pixel electrodes 74 are alternately branched from the common wiring 58 described above.
또한, 상기 게이트 및 데이터 배선(52, 64)의 일끝단부에는 외부회로(미도시)와의 연결을 위해 게이트 및 데이터 패드(54, 70)가 각각 형성되어 있고, 게이트 및 데이터 패드(54, 70)를 덮는 영역에는, 게이트 및 데이터 패드콘택홀(76, 78)을 통해 게이트 및 데이터 패드(54, 70)와 연결되는 게이트 및 데이터 패드전극(82, 84)이 각각 형성되어 있다.In addition, gate and data pads 54 and 70 are formed at one ends of the gate and data lines 52 and 64, respectively, for connection with an external circuit (not shown), and gate and data pads 54 and 70. ) And gate and data pad electrodes 82 and 84 which are connected to the gate and data pads 54 and 70 through the gate and data pad contact holes 76 and 78, respectively.
이때, 상기 공통 배선(58)을 데이터 배선(64)과 화소 전극(74) 사이에 배치하여 데이터 배선(64)으로부터 발생되는 전계가 화소 전극(74)에 영향을 주는 것을 차단할 수 있으므로, 화질 특성상 중요하다.In this case, since the common wiring 58 is disposed between the data wiring 64 and the pixel electrode 74, the electric field generated from the data wiring 64 can be prevented from affecting the pixel electrode 74. It is important.
도 4a 내지 4c는 상기 도 3의 절단선 IVa-IVa, IVb-IVb, IVc-IVc에 따라 절단된 단면을 도시한 도면으로서, 도 4a는 박막트랜지스터부, 도 4b는 게이트 패드부, 도 4c는 데이터 패드부에 대한 단면도이다.4A to 4C are cross-sectional views taken along the cutting lines IVa-IVa, IVb-IVb, and IVc-IVc of FIG. 3, wherein FIG. 4A is a thin film transistor portion, FIG. 4B is a gate pad portion, and FIG. 4C is It is sectional drawing about a data pad part.
도 4a에서는, 투명 기판(10) 상에 게이트 전극(50)이 형성되어 있고, 게이트 전극(50) 상부에는 게이트 절연막(60)이 기판 전면에 형성되어 있고, 게이트 절연막(60) 상부에는 액티브층(62a ; active layer), 오믹 콘택층(62b ; ohmic contact layer)이 차례대로 형성되어 반도체층(62)을 구성하고 있고, 반도체층(62) 상부에는 서로 일정간격 이격되어 소스 및 드레인 전극(66, 68)이 형성되어 있고, 소스 및 드레인 전극(66, 68)간 이격구간에는 액티브층(62a)이 노출되어 채널(ch)을 이루고 있다.In FIG. 4A, a gate electrode 50 is formed on the transparent substrate 10, a gate insulating film 60 is formed on the entire surface of the gate electrode 50, and an active layer is formed on the gate insulating film 60. An active layer 62a and an ohmic contact layer 62b are formed in this order to form a semiconductor layer 62. The source and drain electrodes 66 are spaced apart from each other at regular intervals. , 68 is formed, and the active layer 62a is exposed to form a channel ch in the intervals between the source and drain electrodes 66 and 68.
상기 게이트 전극(50), 반도체층(62), 소스 및 드레인 전극(66, 68)을 박막트랜지스터(T)를 이룬다.The gate electrode 50, the semiconductor layer 62, the source and drain electrodes 66 and 68 form a thin film transistor (T).
상기 박막트랜지스터(T) 상부에는 보호층(80)이 기판 전면에 형성되어 있다.The passivation layer 80 is formed on the entire surface of the thin film transistor T.
도면으로 제시하지는 않았지만, 상기 횡전계형 액정표시장치에서는 공통 배선과 화소 전극 간에 걸리는 수평 전계에 의해 액정을 배열시키기 때문에, 공통 배선과 화소 전극 사이 구간을 개구부 영역으로 이용하여 공통 배선 및 화소 전극을 별도의 투명 도전성 물질을 사용하지 않고, 공통 배선은 게이트 전극(50)과 동일 공정에서 동일 물질로 형성하고, 화소 전극은 소스 및 드레인 전극(66, 68)과 동일 공정에서 동일 물질로 형성하기 때문에, 보호층(80) 상에 별도의 드레인 콘택홀을 구성하지 않는 것을 특징으로 한다.Although not shown in the drawings, the horizontal liquid crystal display device arranges liquid crystals by a horizontal electric field applied between the common wiring and the pixel electrode, so that the common wiring and the pixel electrode are separated by using a section between the common wiring and the pixel electrode as an opening region. Since the common wiring is formed of the same material in the same process as the gate electrode 50 and the pixel electrode is formed of the same material in the same process as the source and drain electrodes 66 and 68, It is characterized by not forming a separate drain contact hole on the protective layer 80.
이하, 종래의 횡전계형 액정표시장치용 어레이 기판에서의 게이트 및 데이터 패드부에 대해서 설명한다.Hereinafter, a gate and a data pad part of a conventional transverse electric field type liquid crystal display array substrate will be described.
도 4b에서는, 투명 기판(1) 상에 게이트 패드(54)가 형성되어 있고, 게이트 패드(54) 상부에는 게이트 패드(54)를 일부 노출시키는 게이트 패드콘택홀(76)을 가지는 게이트 절연막(60), 보호층(80)이 차례대로 형성되어 있고, 보호층(80) 상부에는 게이트 패드콘택홀(76)을 통해 게이트 패드(54)와 연결되는 게이트 패드전극(82)이 형성되어 있다.In FIG. 4B, a gate pad 54 is formed on the transparent substrate 1, and a gate insulating layer 60 having a gate pad contact hole 76 partially exposing the gate pad 54 is disposed on the gate pad 54. The protective layer 80 is sequentially formed, and the gate pad electrode 82 connected to the gate pad 54 through the gate pad contact hole 76 is formed on the protective layer 80.
도 4c에서는, 게이트 절연막(60)이 형성된 기판 상에, 데이터 패드(70)가 형성되어 있고, 데이터 패드(70) 상부에는 데이터 패드(70)를 일부 노출시키는 데이터 패드콘택홀(78)을 가지는 보호층(80)이 형성되어 있고, 보호층(80) 상부에는 데이터 패드콘택홀(78)을 통해 데이터 패드(70)와 연결되는 데이터 패드전극(84)이 형성되어 있다.In FIG. 4C, a data pad 70 is formed on a substrate on which the gate insulating layer 60 is formed, and a data pad contact hole 78 exposing a part of the data pad 70 is formed on the data pad 70. A protective layer 80 is formed, and a data pad electrode 84 connected to the data pad 70 through the data pad contact hole 78 is formed on the protective layer 80.
상기 게이트 및 데이터 패드전극(82, 84)을 이루는 물질로는, 금속물질이 대기중에 노출될 때 발생하는 산화막과 외부회로간의 접촉저항 증가를 방지하기 위한목적으로 투명 도전성 물질인 ITO(indium tin oxide)가 이용된다.As the material forming the gate and data pad electrodes 82 and 84, an indium tin oxide (ITO), which is a transparent conductive material, is used to prevent an increase in contact resistance between an oxide film and an external circuit generated when a metal material is exposed to the air. ) Is used.
이와 같은 소자들을 포함하는 어레이 기판은 노광(exposure), 현상(development), 식각(etching) 공정을 포함하는 사진식각 공정(photolithography)이 마스크 갯수대로 반복적으로 이루어지는데, 종래의 횡전계형 액정표시장치용 어레이 공정에서는 게이트 공정, 액티브 공정, 소스 및 드레인 공정, 콘택홀 공정, ITO 공정의 5 마스크 공정이 요구되었다.An array substrate including such elements is repeatedly subjected to photolithography, including number of masks, including exposure, development, and etching, for a conventional transverse field type liquid crystal display device. The array process required a five mask process of a gate process, an active process, a source and drain process, a contact hole process, and an ITO process.
본 발명에서는 저 마스크 공정에 의해 생산수율이 향상된 횡전계형 액정표시장치용 어레이 기판을 제공하는 것을 목적으로 한다.An object of the present invention is to provide an array substrate for a transverse electric field type liquid crystal display device having improved production yield by a low mask process.
마스크 공정은 물리적/화학적 공정이 반복적으로 진행됨에 따라 주변 소자에 손상을 주기 쉽고, 고가의 재료 비용이 소모되기 때문에 최근에는 저 마스크 공정 기술에 대한 연구/개발이 활발히 이루어지고 있다.Since the mask process is easy to damage peripheral devices as the physical / chemical process is repeatedly performed, and expensive material costs are consumed, research / development of low mask process technology has been actively conducted in recent years.
이러한 기술의 일환으로, 본 발명에서는 소스 및 드레인 공정에서 데이터 금속 상부에 도전성 산화방지막(conductive passivation layer or conductive buffer layer)을 연속으로 증착하여 별도의 ITO 공정을 생략하고자 한다.As part of this technique, the present invention intends to omit a separate ITO process by continuously depositing a conductive passivation layer or conductive buffer layer on the data metal in the source and drain processes.
도 1은 일반적인 횡전계형 액정표시장치의 단면을 도시한 단면도.1 is a cross-sectional view showing a cross section of a general transverse electric field type liquid crystal display device.
도 2a, 2b는 일반적인 횡전계형 액정표시장치의 전압 오프(off), 온(on) 상태에서의 동작특성을 나타낸 단면도.2A and 2B are cross-sectional views showing operation characteristics in voltage off and on states of a general transverse electric field type liquid crystal display device;
도 3은 종래의 횡전계형 액정표시장치용 어레이 기판에 대한 평면도.3 is a plan view of a conventional array substrate for a transverse electric field type liquid crystal display device.
도 4a 내지 4c는 상기 도 3의 절단선 IVa-IVa, IVb-IVb, IVc-IVc에 따라 절단된 단면을 도시한 도면.4a to 4c are cross-sectional views taken along the cut lines IVa-IVa, IVb-IVb, IVc-IVc of FIG. 3;
도 5는 본 발명에 따른 횡전계형 액정표시장치용 어레이 기판에 대한 평면도.5 is a plan view of an array substrate for a transverse electric field type liquid crystal display device according to the present invention;
도 6a 내지 6c는 상기 도 5의 절단선 VIa-VIa, VIb-VIb, VIc-VIc에 따라 절단된 면을 도시한 도면.6a to 6c are views showing the cut along the cutting lines VIa-VIa, VIb-VIb, VIc-VIc of FIG.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
100 : 투명 기판 154 : 게이트 패드100: transparent substrate 154: gate pad
160 : 게이트 절연막 178 : 게이트 패드전극160: gate insulating film 178: gate pad electrode
178a : 제 1 게이트 패드전극층 178b : 제 2 게이트 패드금속층178a: first gate pad electrode layer 178b: second gate pad metal layer
180 : 게이트 패드콘택홀 184 : 보호층180: gate pad contact hole 184: protective layer
상기 목적을 달성하기 위하여, 본 발명에서는 동일 기판 상에 화소 전극과 공통 전극이 형성되어 있고, 상기 화소 전극과 공통 전극 사이의 전압인가에 의해서 기판과 평행하게 전계를 발생시키는 횡전계형 액정표시장치용 어레이 기판에 있어서, 기판 상에 형성된 게이트 전극 및 상기 게이트 전극을 포함하는 게이트 배선의 일끝단에 위치하는 게이트 패드와; 상기 게이트 전극 및 게이트 패드 상부에 위치하며, 상기 게이트 패드 일부를 노출시키는 콘택홀을 가지는 게이트 절연막과; 상기 게이트 절연막 상부에 형성된 반도체층과; 상기 반도체층 상부에 형성된 소스 및 드레인 전극과; 상기 소스 전극을 포함하는 데이터 배선의 일끝단에 위치하며, 상부층이 도전성 산화 방지물질에서 선택되는 적어도 두개층 금속물질로 이루어진 데이터 패드와; 상기 게이트 절연막에 형성된 콘택홀을 통해 게이트 패드와 연결되며, 상기 데이터 패드와 동일 물질로 이루어진 게이트 패드전극과; 상기 데이터 패드 및 게이트 패드전극의 상부층을 일부 노출시키는 보호층을 포함하는 횡전계형 액정표시장치용 어레이 기판을 제공한다.In order to achieve the above object, in the present invention, a pixel electrode and a common electrode are formed on the same substrate, and for a transverse electric field type liquid crystal display device which generates an electric field in parallel with the substrate by applying a voltage between the pixel electrode and the common electrode. An array substrate comprising: a gate pad disposed on one end of a gate electrode formed on the substrate and a gate wiring including the gate electrode; A gate insulating layer disposed over the gate electrode and the gate pad and having a contact hole exposing a portion of the gate pad; A semiconductor layer formed on the gate insulating layer; Source and drain electrodes formed on the semiconductor layer; A data pad positioned at one end of the data line including the source electrode and having an upper layer formed of at least two metal materials selected from a conductive antioxidant material; A gate pad electrode connected to the gate pad through a contact hole formed in the gate insulating layer and made of the same material as the data pad; An array substrate for a transverse electric field liquid crystal display device including a protective layer exposing a portion of an upper layer of the data pad and the gate pad electrode is provided.
상기 소스 및 드레인 전극, 데이터 배선은 상기 데이터 패드와 동일 물질로 이루어지며, 상기 도전성 산화 방지물질은 투명 도전성 물질이고, 상기 투명 도전성 물질은 ITO(indium tin oxide)인 것을 특징으로 한다.The source and drain electrodes and the data line may be made of the same material as the data pad, wherein the conductive antioxidant material is a transparent conductive material, and the transparent conductive material is indium tin oxide (ITO).
상기 데이터 패드의 하부층을 이루는 금속 물질은 몰리브덴(Mo), 알루미늄(Al), 네오디뮴(Nd), 크롬(Cr), 구리(Cu), 티탄(Ti) 중 어느 하나, 이들 금속을 포함하는 합금, 이들 금속 물질로 이루어진 복수층 물질 중 어느 하나에서 선택되는 것을 특징으로 한다.The metal material constituting the lower layer of the data pad is any one of molybdenum (Mo), aluminum (Al), neodymium (Nd), chromium (Cr), copper (Cu), titanium (Ti), an alloy containing these metals, It is characterized in that it is selected from any one of a multilayer material consisting of these metallic materials.
그리고, 상기 공통 전극은 상기 게이트 배선과 동일 공정에서 동일 물질로 이루어지고, 상기 화소 전극은 상기 드레인 전극과 연결되며, 상기 드레인 전극과 동일 공정에서 동일 물질로 이루어지며, 상기 도전성 산화 방지막은 연접구성된 하부 금속물질과 일괄식각되어 이루어진 것을 특징으로 한다.The common electrode is made of the same material in the same process as the gate wiring, the pixel electrode is connected to the drain electrode, and is made of the same material in the same process as the drain electrode. It is characterized in that the batch made of a metal material and the lower portion.
상기 도전성 산화 방지막을 이루는 물질은 ITO이고, 상기 하부 금속물질을 이루는 물질은 몰리브덴(Mo)이며, 상기 ITO와 몰리브덴의 일괄식각용 에천트(etchant)는 질산계 에천트인 것을 특징으로 한다.The material forming the conductive anti-oxidation film is ITO, the material forming the lower metal material is molybdenum (Mo), and the etchant for batch etching of ITO and molybdenum is nitrate-based etchant.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 상세히 설명한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings.
도 5는 본 발명에 따른 횡전계형 액정표시장치용 어레이 기판에 대한 평면도로서, 게이트 및 데이터 패드구조를 중심으로 설명한다.FIG. 5 is a plan view of an array substrate for a transverse electric field type liquid crystal display device according to an exemplary embodiment of the present invention. FIG.
도시한 바와 같이, 제 1 방향으로 게이트 배선(152)이 형성되어 있고, 제 1 방향과 교차되는 제 2 방향으로 데이터 배선(164)이 형성되어 있고, 게이트 및 데이터 배선(152, 164)이 교차하는 지점에는 박막트랜지스터(T)가 형성되어 있다.As shown, the gate wiring 152 is formed in the first direction, the data wiring 164 is formed in the second direction crossing the first direction, and the gate and the data wirings 152 and 164 intersect. The thin film transistor (T) is formed at the point.
상기 박막트랜지스터(T)는 게이트 배선(152)에서 분기된 게이트 전극(150)과, 게이트 전극(150)을 덮는 반도체층(162)과, 상기 데이터 배선(164)에서 분기된 소스 전극(166)과, 상기 소스 전극(166)과 일정간격 이격된 드레인 전극(168)으로 이루어진다.The thin film transistor T includes a gate electrode 150 branched from the gate line 152, a semiconductor layer 162 covering the gate electrode 150, and a source electrode 166 branched from the data line 164. And a drain electrode 168 spaced apart from the source electrode 166 by a predetermined distance.
그리고, 상기 게이트 배선(152)과 평행한 방향으로 공통 전극(156)이 형성되어 있고, 이 공통 전극(156)에서는 다수 개의 공통 배선(58)이 분기되어 있다.The common electrode 156 is formed in a direction parallel to the gate wiring 152, and a plurality of common wirings 58 are branched from the common electrode 156.
그리고, 상기 박막트랜지스터(T)에서 연장된 인출 배선(172)에서는 다수 개의 화소 전극(174)이 전술한 공통 배선(158)과 서로 엇갈리게 분기되어 있다.In the lead-out line 172 extending from the thin film transistor T, the plurality of pixel electrodes 174 are alternately branched from the common line 158 described above.
또한, 상기 게이트 및 데이터 배선(152, 164)의 일끝단부에는 외부회로(미도시)와의 연결을 위해 게이트 및 데이터 패드(154, 170)가 각각 형성되어 있다.In addition, gate and data pads 154 and 170 are formed at one end of the gate and data lines 152 and 164, respectively, for connection with an external circuit (not shown).
이때, 상기 데이터 패드(170)는 하부층을 이루는 제 1 데이터패드금속층(170a) 및 상부층을 이루는 제 2 데이터 패드금속층(170b)으로 이루어지며, 이중 제 2 데이터 패드금속층(170b)은 데이터 패드전극 역할을 한다.In this case, the data pad 170 includes a first data pad metal layer 170a forming a lower layer and a second data pad metal layer 170b forming an upper layer, and the second data pad metal layer 170b serves as a data pad electrode. Do it.
그리고, 상기 게이트 패드(154)를 덮는 게이트 패드전극(178)은 하부층을 이루는 제 1 게이트 패드금속층(178a)과 상부층을 이루는 제 2 게이트 패드금속층(178b)으로 구성되며, 실질적으로 제 2 게이트 패드금속층(178b)이 기존의 게이트 패드전극역할을 하게 되며, 제 1 게이트 패드금속층(178a)은 제 1, 2 게이트 패드금속층(178a 178b)을 동일 공정에서 패터닝하기 때문에 같이 구성되는 것으로, 상기 제 1 게이트 패드금속층(178a)에 의하면 패드부에 두께감을 줄 수 있어 보다 외부회로와의 탭 본딩(tab bonding) 공정을 안정적으로 할 수 있다.The gate pad electrode 178 covering the gate pad 154 includes a first gate pad metal layer 178a constituting a lower layer and a second gate pad metal layer 178b constituting an upper layer, and substantially a second gate pad. The metal layer 178b serves as a conventional gate pad electrode, and the first gate pad metal layer 178a is configured because the first and second gate pad metal layers 178a and 178b are patterned in the same process. According to the gate pad metal layer 178a, the pad portion may be provided with a sense of thickness, thereby making it possible to more stably perform a tab bonding process with an external circuit.
이때, 상기 게이트 및 데이터 패드부에 형성된 게이트 및 데이터 패드콘택홀(180, 182)은 각각 제 2 게이트 패드금속층(178b) 및 제 2 데이터 패드금속층(170b)의 일부를 외부로 노출시켜 외부회로와의 연결을 위한 콘택홀 역할을 한다.In this case, the gate and data pad contact holes 180 and 182 formed in the gate and data pad portions may expose portions of the second gate pad metal layer 178b and the second data pad metal layer 170b to the outside, respectively. It acts as a contact hole for connection.
본 발명에서는, 소스 및 드레인 공정에서 동일 마스크에 의해 패터닝되는 소스 및 드레인 전극(166, 168), 데이터 배선(164), 데이터 패드(170), 인출 배선(172), 화소 전극(174)을 이루는 물질로는, 상부층을 도전성 산화방지막으로 하는 적어도 이중층 구조 금속에서 선택하는 것을 특징으로 한다.In the present invention, the source and drain electrodes 166 and 168 patterned by the same mask in the source and drain processes, the data wiring 164, the data pad 170, the lead wiring 172, and the pixel electrode 174 are formed. The material is selected from at least a double layer structure metal having the upper layer as a conductive antioxidant film.
또한, 이와 같은 제조 공정에 의해 데이터 패드부에서는 별도의 패드 전극을 구성하지 않고, 데이터 패드의 상부층을 패드전극으로 이용하고, 게이트 패드부에서는 게이트 패드전극으로써 데이터 패드와 동일 물질에서 선택하는 것을 특징으로하며, 본 발명에 따른 저 마스크 공정에 의한 패드부에서는 패드 전극을 이루는 도전성 산화막이 보호층에 형성된 콘택홀을 통해 외부로 노출되는 구조를 가지는 것을 또 하나의 특징으로 한다.In addition, according to the manufacturing process, the data pad unit does not form a separate pad electrode, and the upper layer of the data pad is used as the pad electrode, and the gate pad unit is selected from the same material as the data pad as the gate pad electrode. In the pad part according to the low mask process according to the present invention, the conductive oxide film forming the pad electrode is exposed to the outside through a contact hole formed in the protective layer.
본 발명에서는 마스크 공정을 추가하지 않으면서, 게이트 및 데이터 패드부에서의 금속 패드의 산화를 방지할 수 있는 물질을 상기 금속 패드 상부에 연접되게 구성하는 것을 특징으로 한다.According to the present invention, a material capable of preventing oxidation of the metal pads in the gate and data pad portions may be connected to the upper portion of the metal pads without adding a mask process.
<실시예 1><Example 1>
실시예 1에서는 소스 및 드레인 공정에서 소스 및 드레인 금속 및 투명 도전성 물질 또는 도전성 산화방지 물질을 차례대로 연속으로 증착한 후, 일괄 식각하는 방법에 의해 형성된 주요 소자들의 단면 구조를 관한 것이다.Example 1 relates to a cross-sectional structure of main elements formed by a method of sequentially depositing source and drain metals and transparent conductive materials or conductive antioxidant materials in a source and drain process, and then batch etching them.
도 6a 내지 6c는 상기 도 5의 절단선 VIa-VIa, VIb-VIb, VIc-VIc에 따라 절단된 면을 도시한 도면으로서, 도 6a는 박막트랜지스터부, 도 6b는 게이트 패드부, 도 6c는 데이터 패드부에 대한 단면도이다.6A to 6C are views illustrating a cut surface according to the cutting lines VIa-VIa, VIb-VIb, and VIc-VIc of FIG. 5, wherein FIG. 6A is a thin film transistor portion, FIG. 6B is a gate pad portion, and FIG. 6C is It is sectional drawing about a data pad part.
도 6a에서는, 투명 기판(100) 상에 게이트 전극(150)이 형성되어 있고, 게이트 전극(150) 상부에는 게이트 절연막(160)이 기판 전면에 형성되어 있고, 게이트 절연막(160) 상부에는 액티브층(162a ; active layer), 오믹 콘택층(162b ; ohmic contact layer)이 차례대로 형성되어 반도체층(162)을 구성하고 있고, 반도체층(162) 상부에는 서로 일정간격 이격되어 소스 및 드레인 전극(166, 168)이 형성되어 있고, 소스 및 드레인 전극(166, 168)간 이격구간에는 액티브층(162a)이 노출되어 채널(CH)을 이루고 있다.In FIG. 6A, a gate electrode 150 is formed on the transparent substrate 100, a gate insulating layer 160 is formed on the entire surface of the gate electrode 150, and an active layer is formed on the gate insulating layer 160. The active layer and the ohmic contact layer 162b are formed in this order to form the semiconductor layer 162. The source and drain electrodes 166 are spaced apart from each other at regular intervals. 168 is formed, and the active layer 162a is exposed to form a channel CH in a spaced interval between the source and drain electrodes 166 and 168.
이때, 상기 소스 및 드레인 전극(166, 168)은 하부층을 이루는 제 1 소스 및 드레인 금속층(166a, 168a)과, 상부층을 이루는 제 2 소스 및 드레인 금속층(166b, 168b)으로 이루어지며, 제 1 소스 및 드레인 금속층(166a, 168a)을 이루는 물질은 몰리브덴(Mo), 알루미늄(Al), 네오디뮴(Nd), 크롬(Cr), 구리(Cu), 티탄(Ti) 중 어느 한 물질이나, 또는 이들 금속을 포함하는 합금 또는 이들 금속의 이중층 또는 삼중층 구조도 포함한다.In this case, the source and drain electrodes 166 and 168 may include a first source and drain metal layer 166a and 168a forming a lower layer, and a second source and drain metal layer 166b and 168b forming an upper layer. And the material forming the drain metal layers 166a and 168a may be any one of molybdenum (Mo), aluminum (Al), neodymium (Nd), chromium (Cr), copper (Cu), and titanium (Ti), or these metals. It also includes an alloy or a bilayer or triple layer structure of these metals.
그리고, 상기 제 2 소스 및 드레인 금속층(166b, 168b)을 이루는 물질은 도전성 산화 방지물질에서 선택되며, 바람직하게는 투명 도전성 물질에서 선택하는 것이다.The material constituting the second source and drain metal layers 166b and 168b is selected from a conductive antioxidant material, and preferably from a transparent conductive material.
상기 투명 도전성 물질로는 ITO(indium tin oxide), ITZO(indium tin zinc oxide), IZO(indium zinc oxide)를 들 수 있으며, 이 중 ITO로 하는 것이 가장 바람직하다.Examples of the transparent conductive material include indium tin oxide (ITO), indium tin zinc oxide (ITZO), and indium zinc oxide (IZO). Among them, ITO is most preferable.
이때, 상기 투명 도전성 물질은 투명 전극으로서의 역할을 하는 것이 아니라, 공기 중에 노출되어도 접촉 저항이 저하되는 것을 방지하는 역할을 하므로, 다른 종류의 세라믹(ceramic)이나 금속물질로 대체할 수도 있다. 또한, 상기 ITO는 투과율이 낮으면서도 저항이 적은 조성비를 가질 수도 있다.In this case, the transparent conductive material does not serve as a transparent electrode, but serves to prevent a drop in contact resistance even when exposed to air, and thus may be replaced with another type of ceramic or metal material. In addition, the ITO may have a composition ratio with low resistance and low resistance.
한편, 상기 게이트 전극(150), 반도체층(162), 소스 및 드레인 전극(166, 168)을 박막트랜지스터(T)를 이룬다.The thin film transistor T forms the gate electrode 150, the semiconductor layer 162, and the source and drain electrodes 166 and 168.
상기 박막트랜지스터(T) 상부에는 보호층(180)이 기판 전면에 형성되어 있다.A passivation layer 180 is formed on the entire surface of the thin film transistor T.
이하, 본 발명에 따른 게이트 및 데이터 패드부 단면 구조에 대해서 설명한다.Hereinafter, the cross-sectional structure of the gate and data pad section according to the present invention will be described.
도 6b에서는, 투명 기판(100) 상에 주 게이트 패드(154)가 형성되어 있고, 게이트 패드(154) 상부에는 게이트 패드(154)를 일부 노출시키는 게이트 패드콘택홀(180)을 가지는 게이트 절연막(160)이 형성되어 있고, 게이트 절연막(160) 상부에는 게이트 패드콘택홀(180)을 통해 게이트 패드(154)과 연결되는 게이트 패드전극(178)이 형성되어 있다.In FIG. 6B, a main gate pad 154 is formed on the transparent substrate 100, and a gate insulating layer 180 having a gate pad contact hole 180 exposing a portion of the gate pad 154 on the gate pad 154. 160 is formed, and a gate pad electrode 178 connected to the gate pad 154 through the gate pad contact hole 180 is formed on the gate insulating layer 160.
그리고, 상기 게이트 패드전극(178) 상부에는 전술한 게이트 패드콘택홀(180)과 대응되는 위치에서 게이트 패드전극(178)를 노출시키는 보호층(184)이 형성되어 있다.A protective layer 184 is formed on the gate pad electrode 178 to expose the gate pad electrode 178 at a position corresponding to the gate pad contact hole 180 described above.
이때, 상기 게이트 패드전극(178)은 하부층을 이루는 제 1 게이트 패드금속층(178a)과, 상부층을 이루는 제 2 게이트 패드금속층(178b)로 구성되며, 이 중 상기 제 1 게이트 패드금속층(178a)은 전술한 제 1 소스 및 드레인 금속층(도 6a의 166a, 168a)과 동일 물질에서 선택되며, 상기 제 2 게이트 패드금속층(178b)은 전술한 제 2 소스 및 드레인 금속층(도 6a의 166b, 168b)과 동일 물질에서 선택되는 것을 특징으로 한다.In this case, the gate pad electrode 178 is composed of a first gate pad metal layer 178a forming a lower layer and a second gate pad metal layer 178b forming an upper layer, of which the first gate pad metal layer 178a is formed. The first source and drain metal layers 166a and 168a of FIG. 6A are selected from the same material, and the second gate pad metal layer 178b is formed from the second source and drain metal layers 166b and 168b of FIG. 6A. It is characterized in that it is selected from the same material.
도 6c에서는, 게이트 절연막(160)이 형성된 기판 상에, 데이터 패드(170)가 형성되어 있고, 데이터 패드(170) 상부에는 데이터 패드(170)를 일부 노출시키는 데이터 패드콘택홀(182)을 가지는 보호층(184)이 형성되어 있다.In FIG. 6C, the data pad 170 is formed on the substrate on which the gate insulating layer 160 is formed, and the data pad contact hole 182 partially exposes the data pad 170 on the data pad 170. The protective layer 184 is formed.
상기 데이터 패드(170)는 하부층을 이루는 제 1 데이터 패드금속층(170a)과,상부층을 이루는 제 2 데이터 패드금속층(170b)으로 구성되며, 이 중 제 1 데이터 패드금속층(170a)은 전술한 제 1 소스 및 드레인 금속층(도 6a의 166a, 168a)과 동일 물질에서 선택되며, 상기 제 2 데이터 패드금속층(170b)은 전술한 제 2 소스 및 드레인 금속층(도 6a의 166b, 168b)과 동일 물질에서 선택되는 것을 특징으로 한다.The data pad 170 includes a first data pad metal layer 170a constituting a lower layer and a second data pad metal layer 170b constituting an upper layer, wherein the first data pad metal layer 170a is the first data pad metal layer 170a described above. Selected from the same material as the source and drain metal layers (166a and 168a of FIG. 6A), and the second data pad metal layer 170b is selected from the same material as the aforementioned second source and drain metal layers (166b and 168b of FIG. 6A). It is characterized by.
이때, 상기 게이트 및 데이터 패드콘택홀(180, 182)에 의해 제 2 게이트 패드금속층(178b) 및 제 2 데이터 패드금속층(170b)이 각각 노출되어도 이들 물질을 도전성 산화 방지물질에서 선택하기 때문에, 패드 금속이 산화되는 것을 방지할 수 있어, 금속물질의 산화에 의한 접촉저항 증가는 일어나지 않는다.In this case, even when the second gate pad metal layer 178b and the second data pad metal layer 170b are exposed by the gate and the data pad contact holes 180 and 182, the materials are selected from the conductive antioxidant material. Since the metal can be prevented from being oxidized, an increase in contact resistance due to oxidation of the metal material does not occur.
즉, 본 발명에 따른 게이트 및 데이터 패드부에서는 별도의 패드 전극을 구성하지 않는 대신에 패드 전극을 이루는 금속물질을 패드 금속의 상부층 금속으로 구성하여, 저 마스크 공정으로 패드 금속의 산화를 방지할 수 있는 구조를 가지는 것을 특징으로 한다.That is, in the gate and data pad unit according to the present invention, instead of forming a separate pad electrode, a metal material constituting the pad electrode may be formed of an upper layer metal of the pad metal, thereby preventing oxidation of the pad metal by a low mask process. It is characterized by having a structure.
또한, 한 예로 본 발명에 따른 소스 및 드레인 공정에서 소스 및 드레인 금속층을 이루는 물질을 몰리브덴으로 하고, 도전성 산화 방지막을 이루는 물질을 ITO로 하면, 두 물질을 질산계 에천트(etchant)를 이용하여 일괄식각할 수 있다.For example, in the source and drain process according to the present invention, when the material forming the source and drain metal layers is made of molybdenum and the material forming the conductive antioxidant film is made of ITO, the two materials are collectively formed using a nitrate-based etchant. It can be etched.
이렇게 두 금속층을 일괄식각할 경우, 도전성 산화 방지막의 식각 속도가 소스 및 드레인 금속층보다 빠를 경우 부분적으로 도전성 산화 방지막이 소스 및 드레인 금속층보다 내부 측면에 위치하거나 가늘어질 수 있다.When the two metal layers are collectively etched, when the etching rate of the conductive oxide film is faster than that of the source and drain metal layers, the conductive oxide film may be partially positioned or thinner than the source and drain metal layers.
하지만, 기본적으로 도전성 산화 방지막이 보호층 하부에 또는 노출되어 있어 패드 금속의 산화를 방지하는 구조를 가진다는 것이 본 발명의 특징이라고 할 수 있다.However, it can be said that it is a feature of the present invention that the conductive anti-oxidation film is basically exposed to or under the protective layer to have a structure for preventing oxidation of the pad metal.
그러나, 본 발명의 상기 실시예로 한정되지 않으며, 본 발명의 취지에 벗어나지 않는 범위내에서 다양하게 변경하여 실시할 수 있다.However, it is not limited to the said embodiment of this invention, It can implement in various changes within the range which does not deviate from the meaning of this invention.
이상과 같이, 본 발명에 따른 4 마스크 공정에 의한 횡전계형 액정표시장치에 의하면, 소스 및 드레인 공정에서 소스 및 드레인 금속 상부에 도전성 산화 방지막을 상부층 금속으로 구성하므로써, 별도의 ITO 공정이 생략된 저 마스크 공정에 의해 패드 금속의 산화를 방지할 수 있는 생산수율이 향상된 액정표시장치를 제공할 수 있다.As described above, according to the transverse electric field type liquid crystal display device according to the four mask process according to the present invention, the conductive oxide film is formed of the upper layer metal on the source and drain metals in the source and drain processes, so that a separate ITO process is omitted. A liquid crystal display device having an improved production yield capable of preventing oxidation of a pad metal by a mask process can be provided.
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