JP2004086318A - シミュレーション用等価回路モデル生成装置、回路シミュレーションシステム、シミュレーション用等価回路モデル生成方法、制御プログラムおよび可読記録媒体 - Google Patents
シミュレーション用等価回路モデル生成装置、回路シミュレーションシステム、シミュレーション用等価回路モデル生成方法、制御プログラムおよび可読記録媒体 Download PDFInfo
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Abstract
【課題】回路動作の検証を行う際に、ダミーパターンと信号配線間の配線容量をも考慮した信号遅延シミュレーションの高精度化を図る。
【解決手段】レイアウト設計処理データに回路的に機能しないダミーパターンをレイアウト処理手段261が配置する。このダミーパターンとその周辺に配置される他の配線および基板の導体および半導体との間に存在する負荷情報を負荷情報抽出手段262が抽出する。抽出したダミーパターン周辺に存在する負荷情報を回路接続情報の対応する接続ノードに負荷情報付与手段263が付与する。付与した負荷情報のうちダミーパターンの接続点に対応するノードに対し電源電位または接地電位を示す情報を電位情報付加手段264が付加する。このようにして得たダミーパターンを考慮したシミュレーション用等価回路モデルを用いて、回路シミュレーション装置3が信号遅延シミュレーションを実行する。
【選択図】 図1
【解決手段】レイアウト設計処理データに回路的に機能しないダミーパターンをレイアウト処理手段261が配置する。このダミーパターンとその周辺に配置される他の配線および基板の導体および半導体との間に存在する負荷情報を負荷情報抽出手段262が抽出する。抽出したダミーパターン周辺に存在する負荷情報を回路接続情報の対応する接続ノードに負荷情報付与手段263が付与する。付与した負荷情報のうちダミーパターンの接続点に対応するノードに対し電源電位または接地電位を示す情報を電位情報付加手段264が付加する。このようにして得たダミーパターンを考慮したシミュレーション用等価回路モデルを用いて、回路シミュレーション装置3が信号遅延シミュレーションを実行する。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、例えばシステムLSIやフラッシュメモリLSIなどの回路設計に適用され、層間構造平坦化を行う多層配線プロセスの半導体集積回路設計技術(回路シミュレーション技術)に用いるシミュレーション用等価回路モデルを生成するシミュレーション用等価回路モデル生成装置、これを用いた回路シミュレーションシステム、シミュレーション用等価回路モデル生成方法、この手順を実行させるための制御プログラムおよびこれを記録した可読記録媒体に関する。
【0002】
【従来の技術】
近年、半導体集積回路のプロセスの微細化に伴って寄生配線容量(以下単に、配線容量という)が信号遅延時間(以下単に信号遅延という)に及ぼす影響は非常に大きくなってきている。この信号遅延時間とは電気信号が半導体集積回路内部を伝達する時間のことである。半導体集積回路の最小加工寸法が0.25μm以下の最先端プロセスでは約6割以上が配線容量に起因すると言われている。この信号遅延と配線容量との依存関係については、文献「DENNIS SYLVESTER,”Impact of Small Process Geometries on Microarchitectures in Systemon Chip”, Proceedings of THE IEEE. VOL.89, NO.4, APRIL 2001」に詳しく記載されている。
【0003】
特に、最近の多層配線プロセスを用いた半導体集積回路装置(以下、半導体チップという)では、半導体チップ内の信号配線の粗密によって信号配線の段差による断線の原因となる凹凸が生じるのを防ぎ、信頼性を向上させるため、半導体チップ内の空き領域のメタル層にダミーパターン(フローティング状態のメタル層配線パターン)を配置することで層間構造の平坦化を行う。これら配置場所はレイアウト後の半導体チップ上における信号配線の粗密に依存するので、レイアウト完了後にデザインルールで規定した配置ルールに基づいて後処理としてダミーパターンを配置する。その結果、ダミーパターンに対する信号配線間に配線容量が新たに生じる。
【0004】
ここで、上述した段差の発生メカニズムを図6(a)に、ダミーパターンの挿入による平坦化を図6(b)に、ダミーパターンに起因する寄生容量を含む信号配線周辺の容量の形成を図6(c)にそれぞれ示している。
【0005】
即ち、図6(a)では、3層のメタル配線M1〜M3が奥行き方向に配線されている半導体チップの断面図を示しており、3層のメタル配線が図面内の両端付近に密集し、中央部分には2層目のメタル配線MLしかない配線密度が疎の状態を示している。この疎の部分では、特に、メタル配線MLの真下の1層目にメタル配線が存在しないために、基板(Substrate)上に層間絶縁膜材料を一様に堆積すると配線部分上下の疎の部分に窪みが発生する。これが段差Hとなり、この段差Hによって2層目のメタル配線MLに断線が発生し易くなる。
【0006】
図6(b)では、上記段差Hの発生を回避するために、配線密度が疎の領域に信号の伝達には用いないダミーの配線パターン(これをダミーパターンDPという)を形成した場合の断面図を示しており、メタル配線MLの上下位置にダミーパターンDPをそれぞれ設けることにより層間絶縁膜に窪みがなくなって段差Hは発生しない。このように、疎密均一化のためにダミーパターンDPを空領域に配置することによって、配線疎密による段差Hがなくなって、2層目のメタル配線MLの段差Hによる断線は発生しない。ところが、このダミーパターンDPが電極となって信号配線の周辺に寄生容量が付加されてしまう。
【0007】
図6(c)では、ダミーパターンDPを設けた場合の信号配線周辺の寄生容量を示しており、メタルM2層の各信号配線間の寄生容量Cpに加えて、メタルM3層のダミーパターンDPとメタルM2層の信号配線との間(異層間)に寄生容量Ctが付加され、かつメタルM1層のダミーパターンDPとメタルM2層の信号配線との間(異層間)に寄生容量Cbが付加されている。これらダミーパターンDPと信号配線MLとの間の配線容量Ct,Cbは、信号配線MLと他の信号配線との間の配線容量Cpおよび、信号配線MLと基板(Substrate)との間の配線容量(図示せず)と同様に、信号遅延や回路動作速度などの回路性能に影響を及ぼすものである。
【0008】
例えば、ダミーパターンDPの有無が信号遅延に及ぼす影響を実際のテスト回路の試作評価により調べた実験例として、文献『中林、堀、他「層間CMPのダミーパターンが信号遅延に及ぼす影響とその回路シミュレーション方法」、第62回応用物理学会学術講演会、2001年9月』に、ダミーパターンDPが存在することにより信号遅延が最大約20%増加するという結果が報告されている。
【0009】
【発明が解決しようとする課題】
ところが、現状の回路設計では、レイアウト後に配線容量を抽出して回路シミュレーションで回路動作検証を行う際に、回路的に機能する各信号配線間および信号配線と基板間の各配線容量についてのみ考慮しており、ダミーパターンDPと信号配線との間の配線容量については考慮できていないのが現状である。このため、信号遅延などの回路性能を精度良く見積りできないという大きな問題がある。
【0010】
また、多層配線プロセスの配線容量に関する文献としては「Modelingand Extraction of Interconnect Capacitances for Multilayer VLSI Circuits」 (IEEECAD VOL.15, NO.1, JANUARY 1996)などがある。この文献では、信号配線と信号配線間、信号配線と基板間の配線容量に関する計算手法などが論じられているが、ここでは、ダミーパターンDPに対する取り扱いについては一切考察されていない。他の文献においても同様であり、ダミーパターンDPを考慮に入れた回路シミュレーション手法などについては未だ確立されておらず、多層配線プロセスを用いた回路設計技術上の重要な課題の一つとなっている。
【0011】
このように、多層配線プロセスの層間構造の平坦化を保つためのダミーパターンDPは、回路的に機能する実際の信号配線ではなく、周囲を層間絶縁体に囲まれた何処にも接続されていないフローティング状態であるにもかかわらず、層間絶縁膜を挟んで(特に上下の異層の)信号配線との間に配線容量Ct,Cbを形成し、信号遅延に大きな影響を及ぼしている。
【0012】
ここで、この信号遅延の影響について図7を用いて詳細に説明する。
【0013】
図7は、従来の半導体集積回路に用いるダミーパターンの物理的効果の概要説明図であって、(a)はダミーパターン幅が信号配線幅よりも非常に大きい場合のシールド効果の概要説明図、(b)はダミーパターンの同層信号配線への影響を説明するための図である。
【0014】
図7(a)では、ダミーパターン幅が信号配線幅よりも非常に大きい場合に、ダミーパターンDPはシールド効果を有する平行版と近似できることを示しており、図7(b)では、ダミーパターンDPが平行板と近似されても水平方向に隣接する同層の信号配線には大きな影響を与えないことを示している。
【0015】
例えば信号配線MLの幅を0.50μm以下、ダミーパターンDPの幅を10μm以上とすると、異なる層に配置される信号配線幅に対してダミーパターンDPは2桁程度大きい幅を有している。このような場合に、図7(a)に示すように両者に電位差が生じると、配線容量に相当する信号配線から引き出される電気力線は全てダミーパターンDPに吸収される。即ち、信号配線から出る電気力線は平行板として働く上下層のダミーパターンDPによりシールドされるため、ダミーパターンDPは信号配線に対して、電位の揺れが小さいシールド効果を有する電源またはグランドと等価と見なすことができ、実効的に信号配線の幅が直接寄与する以上の容量に相当する影響を与える。なお、この実効的な容量を図6(c)では両者が配置される配線層の関係によって異層間の配線容量Ct,Cbで表している。これに対し、図7(b)に示すようにダミーパターンDPに水平方向に隣接し同じ層に配置される信号配線に対しては両者の側面部分しか容量に寄与しないため、ダミーパターンDPが同層の他の信号配線に及ぼす影響は非常に小さい。この容量を図6(b)では同層の配線容量Cpで表している。実測では同層の配線容量Cpは異層間の配線容量Cbの約1/10程度(Cp≒Cb/10)である。
【0016】
ところが、これらダミーパターンDPはフローティング状態であり、その電位の絶対値は決定しないため、ダミーパターンDPと信号配線との間に形成される配線容量の計算方法については確立できていない。ダミーパターンDPと信号配線との間に形成される配線容量を考慮に入れたシミュレーション用等価回路モデルについても確立できていない。
【0017】
上記半導体回路における信号遅延を求めるるための過渡解析(回路の時間応答解析)を行う際に必要となる初期電圧設定ができず、ダミーパターンDPがフローティング状態のままでは回路シミュレーションできない(回路シミュレーションの解法の制約上、解を求めることができない)。この理由により、現状のバックアノテーション(以下、回路図作成およびレイアウト完了後に配線容量を抽出して、その配線容量情報を付加した上で再度回路シミュレーションすることを意味する)ではダミーパターンDPが信号遅延に及ぼす影響を考慮できず、精度良く信号遅延の見積りができないという問題がある。
【0018】
ここでは、ダミーパターンDPを信号遅延に関して予め考慮できないことにより、半導体集積回路における現状の信号遅延の見積り精度にダミーパターンDPがどの程度の影響を及ぼしているかを定量的に検討する。
【0019】
まず、ダミーパターンDPによる信号遅延の影響事例1について説明する。前述したようにダミーパターンDPは異層の信号配線に大きく影響を及ぼす。逆に言うと、信号配線は異層のダミーパターンDPから大きく影響を受ける。本事例1では、信号配線がダミーパターンDPから受ける影響をわかりやすく説明するために、多層配線プロセスを用いて製造された層間構造を持つ半導体チップについて考える。
【0020】
図8は、多層配線プロセスによる層間構造を持つ半導体チップの断面構成図である。
【0021】
図8に示すように、半導体基板(Substrate)上に各層間絶縁膜SiO2をそれぞれ介して5層のメタル材料で形成される信号配線M1〜M5がそれぞれ積層され、最上層の信号配線上にはさらに保護膜としてPIQ、SIN、PSGがそれぞれ積層されている。
【0022】
ここでは、SiO2、PSG、SIN、PIQの比誘電率は各々4.1、4.2、6.3、3.4とし、各層間絶縁膜SiO2の厚さは各層とも1100nm、メタル配線M1〜M5の厚さは各々550nm、750nm、750nm、750nm、900nmとし、PIQ、SIN、PSGの積層構造からなる保護膜の厚さは合計で4450nmとしている。
【0023】
このような層間構造を有する半導体チップにおいて、メタル第2層(M2)に単一信号配線があり、この上層のメタル第3層(M3)と下層のメタル第1層(M1)にそれぞれダミーパターンDPがある簡単な場合を考える。これを模式的に示したものが図9であり、以下この模式図を用いて説明する。
【0024】
図9において、M2信号配線に着目し、その配線容量を、文献『培風館「現在物理学入門」第2章』などで一般に知られている電磁界理論に基づいて求める。
【0025】
ダミーパターンDPがある場合には、このM2信号配線の配線容量Cm2は、M3ダミーパターンDPとM2信号配線間の配線容量Ctと、M2信号配線とM1ダミーパターンDP間の配線容量Cbとの容量の総和で表すことができる。このため、M2信号配線の幅を0.36μm、ダミーパターンDPの幅を10μmとした場合(図8と同様)のCt=0.0662[fF/um]およびCb=0.0665[fF/um]の典型値を用いれば、Cm2=Ct+Cb=0.1327[fF/um]となる。
【0026】
仮に、ダミーパターンDPがない場合には、M2信号配線の配線容量Cm2’は、単純にM2信号配線と基板間の配線容量Cb’のみで表されるので、Cm2’=Cb’であり典型値は0.0766[fF/um]となる。
ここで得られたCm2’<Cm2の関係から、従来のバックアノテーションで採用され、ダミーパターンDPを考慮しない配線容量Cm2’はダミーパターンDP配置後の実際の配線容量Cm2よりも大幅に小さいことが判る。言い換えれば、信号遅延は配線容量(及び抵抗値)に比例する。即ち配線の時定数RCで決まることから、従来では信号遅延を実際よりも過小評価しながらバックアノテーションしていたことになる。なお、本事例1においては、わかりやすく説明するため、単一M2信号配線の上下層にそれぞれM3ダミーパターンDPとM1ダミーパターンDPがある簡単な場合を考えたが、より一般的には、信号配線が隣接して複数並んでいる場合に、信号配線が任意のメタル層にある場合、さらにダミーパターンDPが信号配線の上層または下層の何れか片方にしか存在しないような場合においても同様のことが言える。
【0027】
次に、ダミーパターンDPによる信号遅延の影響事例2について説明する。実際の信号遅延評価を目的とする信号遅延測定回路(以下、遅延回路という)を考える。この遅延回路は図10および図11に示すように基本論理ゲートを偶数段チェン接続したもので、各段の基本論理ゲートの出力部には信号配線による負荷が付いている。この信号配線による負荷としては、実際の半導体集積回路中でよく使われる典型的な二つの信号配線タイプからなる。
【0028】
その一つは図10に示すように単一信号配線が走るタイプで異層間容量や対基板容量の影響が支配的なケース(以下、タイプ1という)、他の一つは図11に示すように複数の同層信号配線が隣接並行して走るタイプでこれら隣接信号配線間の容量の影響がより大きなケース(以下、タイプ2という)である。
【0029】
図10および図11において、(a)は信号配線による負荷(配線RC負荷)が付加される位置を論理回路レベルで示した回路図、(b)は配線RC負荷を形成するレイアウト例の平面図、(c)は(b)のX−X’断面構成例と負荷容量の等価回路とを同時に示す図(メタル第2層が信号配線の場合)、(d)は信号遅延回路の信号配線幅を示す図である。さらに、それぞれについて信号配線層がM1,M2,M3の何れであるかの3ケース合計6ケース(2×3=6)を考える。それぞれの遅延回路についてチェン段数が異なるものを2種類用意しておき、信号遅延の差分をとることでチェン1段当りの信号遅延を測定評価する。ここで、チェン1段とは、図10および図11において、(a)に示すようにある基本論理ゲートの入力から配線RC負荷を含む次段の基本論理ゲートの入力に至るまでの部分とする。この具体的な測定方法を図12に示している。
【0030】
図12(a)および図12(b)に示すように、まず、基本論理ゲートの段数(段数は偶数とする)が異なる以外は同一構成を有する2種類の信号遅延回路を設ける。ここで、図12(a)では偶数段の段数N1を有し、図12(b)では偶数段の段数N2を有し、各段数はN2>N1である。
【0031】
次に、各々の信号遅延回路の遅延時間(入力PADに信号を入力してから、出力PADに信号が出力されるまでの時間)を測定する。図12(a)の信号遅延回路の場合は、図12(c)に示すように振幅Vddのパルス信号が入力されてから、遅延時間tr1後に出力信号が立ち上がり遅延時間tf1後に立ち下がる。
【0032】
また、図12(b)の信号遅延回路の場合は、図12(d)に示すように振幅Vddのパルス信号が入力されてから、遅延時間tr2後に出力信号が立ち上がり遅延時間tf2後に立ち下がる。これにより、チェン1段当たりの信号遅延時間は次の式から容易に算出される。
【0033】
チェン1段当たりの信号遅延時間=(全信号遅延時間2−全信号遅延時間1)/(N2−N1) 但し、ここで全信号遅延時間とは立ち上がり遅延時間と立ち下がり遅延時間の平均値とし、
全信号遅延時間1=(tr1+tf1)/2
全信号遅延時間2=(tr2+tf2)/2
とする。
【0034】
以上により、1段当たりの信号遅延時間を求めるには、まず、異なる遇数段を持つ同一構成の信号遅延回路を2種類用意する。次に、各信号遅延回路について入力から出力までの全信号遅延時間を測定する。さらに、各全信号遅延時間の差分を段数差で割ることにより1段当たりの信号遅延時間を得ることができる。
【0035】
次に、これまでのバックアノテーションのとおりダミーパターンDPを考慮せず存在しないものとして信号配線−信号配線間および信号配線−基板間の配線容量を、一般的に知られている電磁界理論により求め、この配線容量を用いてさらに回路シミュレーションで信号遅延を求める。
【0036】
図10および図11に示したタイプ1,2の両回路について各信号配線層(M1,M2,M3)の信号遅延時間の実測値と現状回路シミュレーション値の比較結果を図13に示している。なお、タイプ1(図13(a))およびタイプ2(図13(b))の何れにおいても現状回路シミュレーション値よりも実測値の方が遅延時間が大きく、これは信号配線層がM1、N2、M3の何れにも当てはまる。現状の回路シミュレーション値の実測値に対する誤差はタイプ1の場合では最大−13.6%にも至る。これらの結果から実際に製造した遅延回路から実測した信号遅延値(ダミーパターン有り)、現状の回路シミュレーション手法による信号遅延値(ダミーパターン考慮なし)を比較すると一致せず、何れの場合にも実測値の方が大きく、ダミーパターンDPの影響が無視できないことが判る。特に、タイプ1のM3信号配線のケースでは上述のように−13.6%の実測誤差がある。今後の半導体集積回路の高性能化に伴い、バックアノテーションにおいて信号遅延を精度良く見積る必要を考えると誤差−13.6%は大きく、例えば文献「TSMCTechnology ’Device Modeling’」によれば、誤差は少なくとも数%以内におさめる必要があるとされている。
【0037】
本発明は、上記事情に鑑みて為されたもので、回路動作の検証を行う際に、ダミーパターンと信号配線間の配線容量をも考慮した信号遅延シミュレーションの高精度化を図ることができるシミュレーション用等価回路モデルを生成するシミュレーション用等価回路モデル生成装置、これを用いた回路シミュレーションシステム、シミュレーション用等価回路モデル生成方法、この手順を実行させるための制御プログラムおよびこれを記録した可読記録媒体を提供することを目的とする。
【0038】
【課題を解決するための手段】
本発明のシミュレーション用等価回路モデル生成装置は、回路シミュレーションの対象となる回路接続情報および各接続ノードに付加される負荷情報を含むシミュレーション用等価回路モデルを生成するシミュレーション用等価回路モデル生成装置において、シミュレーション用等価回路モデルは、各接続ノードに付加される負荷情報として、回路的に機能しないダミー配線とその周辺に配置される他の配線、基板の導体および半導体との間に存在する負荷情報を含むものであり、そのことにより上記目的が達成される。
【0039】
また、好ましくは、本発明のシミュレーション用等価回路モデル生成装置において、回路設計処理で得た回路設計データに従ってレイアウト設計処理を行うと共に、このレイアウト設計処理で得たレイアウト設計データに回路的に機能しないダミー配線を配置するレイアウト処理手段と、レイアウト処理手段で配置されたダミー配線とその周辺に配置される他の配線、基板の導体および半導体との間に存在する容量値を含む負荷情報を抽出する負荷情報抽出手段と、負荷情報抽出手段で抽出したダミー配線周辺に存在する負荷情報を、回路接続情報の対応する接続ノードに付与する負荷情報付与手段と、負荷情報付与手段で付与された負荷情報のうちダミー配線の接続点に対応するノードに対して電源電位または接地電位を示す情報を付加する電位情報付加手段とを有する。
【0040】
さらに、好ましくは、本発明のシミュレーション用等価回路モデル生成装置における負荷情報抽出手段は、負荷情報のうち、ダミー配線とその周辺の導体および半導体との間の容量値を抽出するに際して、レイアウト設計データから得られる物理的形状情報および回路シミュレーションの対象となるプロセスパラメータと共に容量の電極部となる該ダミー配線の電位を接地電位または電源電位に設定して、容量の電極部表面近傍の電位勾配を算出する電位勾配算出手段と、電位勾配算出手段で算出した電位勾配から電極部表面の電荷量を算出する電荷量算出手段と、電荷量算出手段で算出した電荷量と電極部との間の電位差より容量値を算出する容量値算出手段とを有する。
【0041】
本発明の回路シミュレーションシステムは、請求項1〜3の何れかに記載のシミュレーション用等価回路モデル生成装置により生成されたシミュレーション用等価回路モデルを用いて回路シミュレーションを実行可能とするものであり、そのことにより上記目的が達成される。
【0042】
本発明のシミュレーション用等価回路モデル生成方法は、回路シミュレーションの対象となる回路接続情報および各接続ノードに付加される負荷情報を含むシミュレーション用等価回路モデルの生成方法において、回路設計処理およびこの回路設計処理に従ったレイアウト設計処理を行うと共に、このレイアウト設計処理で得たレイアウト設計データに回路的に機能しないダミー配線を配置する第1ステップと、ダミー配線とその周辺に配置される他の配線、基板の導体および半導体との間に存在する容量値を含む負荷情報を抽出する第2ステップと、第2ステップで抽出したダミー配線周辺に存在する負荷情報を、回路接続情報の対応する接続ノードに付与する第3ステップと、第3ステップで付与された負荷情報のうち、ダミー配線の接続点に対応するノードに対し電源電位または接地電位を示す情報を付加する第4ステップとを有するものであり、そのことにより上記目的が達成される。
【0043】
また、好ましくは、本発明のシミュレーション用等価回路モデル生成方法における第2ステップにおいて、負荷情報のうち、ダミー配線とその周辺の導体および半導体との間の容量値を抽出するに際して、レイアウト設計データから得られる物理的形状情報および回路シミュレーションの対象となるプロセスパラメータと共に容量の電極部となるダミー配線の電位を接地電位または電源電圧に設定して、容量の電極部表面近傍の電位勾配を算出するステップと、この電位勾配から電極部表面の電荷量を算出するステップと、この算出された電荷量と電極部間の電位差より容量値を算出するステップとを有する。
【0044】
本発明の制御プログラムは、請求項5または6記載のシミュレーション用等価回路モデル生成方法における各処理手順をコンピュータに実行させるものであり、そのことにより上記目的が達成される。
【0045】
本発明の可読記録媒体は、請求項7記載の制御プログラムが記録されたコンピュータ読み取り可能であり、そのことにより上記目的が達成される。
【0046】
上記構成により、本発明では、多層配線プロセスを用いた半導体集積回路の設計において、レイアウト完了後に配線容量を抽出して回路シミュレーションで回路動作の検証を行う際に、従来の信号配線と信号配線間および信号配線と基板間の配線容量に加えて、従来では考慮できていなかったダミーパターンと信号配線との間に形成される配線容量をも精度良く抽出して、回路シミュレーションに反映させることにより、信号遅延動作などの回路シミュレーションの高精度化を図ることが可能となる。
【0047】
【発明の実施の形態】
以下、本発明の回路シミュレーションシステムの実施形態について図面を参照しながら説明する。
【0048】
図1は、本発明の一実施形態における回路シミュレーションシステムの要部ハード構成を示すブロック図である。
【0049】
図1において、回路シミュレーションシステム1は、ダミーパターンを考慮したシミュレーション用等価回路モデルを生成するシミュレーション用等価回路モデル生成装置2と、このシミュレーション用等価回路モデルを用いて信号遅延シミュレーションなどの回路シミュレーションを実行可能とする回路シミュレーション装置3とを有している。
【0050】
シミュレーション用等価回路モデル生成装置2は、記憶部としてのROM21、RAM22およびデータベース23と、入力操作部24と、表示画面を持つ表示部25と、各部を制御する制御部26とを有している。
【0051】
ROM21は、シミュレーション用等価回路モデル生成制御プログラムなどの制御プログラムおよび各種表示画面情報やテーブル情報などの各種データを記憶する。
【0052】
RAM22は、制御部26の動作に際して制御プログラムおよび各種データなど必要なデータを一旦記憶するワークメモリとして働く。
【0053】
データベース23は、シミュレーション用等価回路モデル生成用の各種データを記憶している。
【0054】
入力操作部24は、キーボードおよびマウスなどの入力装置で構成され、シミュレーション用等価回路モデル生成用の制御プログラムの起動指令および終了指令などの各種入力指令をユーザ入力操作可能としている。
【0055】
表示部25は、シミュレーション用等価回路モデル生成処理用の初期画面や各種選択画面およびその結果画面など各種画面情報を表示画面上に表示するものである。
【0056】
制御部26は、CPU(中央演算処理装置)で構成されており、制御プログラムおよびその各種データに基づいて、回路設計処理およびこの回路設計処理データに従ったレイアウト設計処理、さらにレイアウト設計処理データに回路的に機能しないダミーパターン(ダミー配線)を配置するレイアウト処理手段261と、ダミーパターンとその周辺に配置される他の配線および基板の導体および半導体との間に存在する負荷情報を抽出する負荷情報抽出手段262と、抽出したダミーパターン周辺に存在する負荷情報を回路接続情報の対応する接続ノードに付与する負荷情報付与手段263と、付与した負荷情報のうちダミーパターンの接続点に対応するノードに対し電源電位または接地電位を示す情報を付加する電位情報付加手段264とを有することにより、ダミーパターンを考慮したシミュレーション用等価回路モデルを生成する。
【0057】
負荷情報抽出手段262は、抽出した負荷情報のうち、ダミーパターンDPとその周辺の導体および半導体との間の容量値がレイアウト設計データから得られる物理的形状情報および回路シミュレーションの対象となるプロセスパラメータと共に容量の電極となるダミーパターンDPの電位を接地電位または電源電位に設定して、該容量の電極部表面近傍の電位勾配を算出する電位勾配算出手段262Aと、算出した電位勾配から電極部表面の電荷量を算出する電荷量算出手段262Bと、算出した電荷量と電極部との間の電位差により容量値を算出する容量値算出手段262Cとを有する。
【0058】
回路シミュレーション装置3は、シミュレーション用等価回路モデル生成装置2と同様、制御部(CPU)を有するコンピュータで構成されており、回路シミュレーション制御プログラムおよびその各種データに基づいて、シミュレーション用等価回路モデル生成装置2からのシミュレーション用等価回路モデルを用いて信号遅延シミュレーションなどの各種回路シミュレーションを実行可能とするものである。
【0059】
上記構成により、以下、ダミーパターンを考慮したシミュレーション用等価回路モデルを生成する手順および、このシミュレーション用等価回路モデルを用いて信号遅延動作などの回路シミュレーションの手順について順追って説明する。
【0060】
図2は、図1の回路シミュレーションシステム1による各処理手順を示すフローチャートである。なお、図2の左側には処理フローを示し、右側には処理フローの各ステップで入出力されるデータフローを示している。
(事前準備処理;回路設計処理、レイアウト設計処理およびダミーパターン配置処理)
図2に示すように、まず、ステップS1の回路設計処理およびそのレイアウト設計処理が終了した時点において、ステップS2で、バックアノテーションにおいてダミーパターンDPを考慮するため、半導体集積回路の回路設計に従ったレイアウト設計完了後のレイアウトデータ上に、層の平坦化のために配線疎領域にダミーパターンDPを配置する。具体的には、デザインルールで規定された配置ルールにしたがって半導体チップ内の信号配線の粗密状態に応じてダミーパターンDPの配置場所を決めて、ダミーパターンDPをレイアウトデータ上に配置処理する。これにより、設計回路図データおよびレイアウトデータが生成される。
【0061】
次に、負荷情報として配線容量を求めるために、層間構造を表す下記のプロセスパラメータを用意する。ここでは具体例として例えば図8に示した層間構造と同じプロセスパラメータを用いればよい。即ち、下記のパラメータおよびその値を用いればよい。
絶縁膜の厚さ 1100nm
絶縁膜の誘電率 4.1(SiO2)
配線の高さ 550nm(M1)、750mn(M2〜M4)、900nm(M5)
(負荷情報抽出処理;電位勾配算出処理、電荷量算出処理および容量値算出処理)
ステップS2で生成したレイアウトデータから得られるダミーパターンと信号配線の配置位置、形状、配線層および上記事前準備工程で用意したプロセスパラメータを入力情報として、文献『培風館「現在物理学入門」第2章』などで知られている電磁界理論に基づいて配線容量を計算する。この配線容量が導体と絶縁体(層間絶縁膜)の形状/位置関係および絶縁体の誘電率によってのみ決まることを利用して、ダミーパターンと信号配線間を含む上記配線容量を求める。
【0062】
その配線容量の計算手順の概要を図3(a)および図3(b)に示している。その計算手順(電位勾配算出処理、電荷量算出処理および容量値算出処理)について説明する。
【0063】
ダミーパターンDPは信号配線と同様にメタル材料で作られているので導体である。つまり、ダミーパターンDPと信号配線間は、図3(a)に示すように、信号配線の導体AとダミーパターンDPの導体B間に、層間絶縁膜からなる絶縁体Cが挟また積層構造になっている。
【0064】
この構造において、境界条件として導体Aにおいて電位Φ=V1=1V、導体Bにおいて電位Φ=V2=0Vであることを用いて、次の(数1)で示す電磁界方程式であるLaplace方程式および電場式を境界要素法BFMまたは有限要素法FEM(例えば文献『サイエンス社「有限要素法と境界要素法」』などに詳しく記載されている。)などを用いて解き、導体表面に垂直な方向の電位Φの微分係数(導体表面に垂直な電場E)を計算する(電位勾配算出処理)。即ち、導体Bの電位は本来フローティング状態であるが、後述のように電源またはグランド面と見なすことができるため、正の電位とした導体Aに対してグランド電位0Vとしている。その結果、絶縁体中の電位分布Φが得られる。
【0065】
【数1】
次に、この電位分布Φを用いて図3(a)のガウス数値積分公式(数1;ガウスの定理)により導体A,B表面の電荷量Qを計算し(電荷量算出処理)、電荷量Qと電位差(V1−V2)の関係より配線容量Cを求める。同様に、信号配線と信号配線間および、信号配線と基板間などについても配線容量を求める(容量値算出処理)。
【0066】
これらの計算方法を用いてステップS3でダミーパターンDPと信号配線間、信号配線と信号配線間および信号配線と基板間の配線容量を求める。即ち、このステップS3ではデータとしてプロセス層間構造情報を入力とし、配線容量値を出力とする。
(ダミーパターンDPを考慮した等価回路モデル作成処理;負荷情報付与処理)上記ステップS3の配線容量計算処理で求めたダミーパターンDPと信号配線間、信号配線と信号配線間、信号配線と基板間の負荷情報としての各配線容量を設計回路図データ(ステップS1;回路を構成するトランジスタや基本素子の接続関係を記述したデータ)にマージ(合併、融合)させて、シミュレーション用等価回路モデルを作成する(負荷情報付与処理)。図4(a)〜図4(d)にその考え方を具体例としてタイプ2の信号遅延回路(メタル第2層M2が信号配線層のケース)の場合で示している。
【0067】
図4(a)では、図11の信号配線回路(タイプ2の信号遅延回路;メタル第2層が信号配線)と同等の回路レイアウトの平面図を示している。図4(a)の回路レイアウトから、基本論理ゲートA,B間を接続する信号配線をその配線抵抗Rintと配線容量Cintで置きかえることにより図4(b)の等価回路モデルを得ている。
【0068】
この場合の配線抵抗については物理式Rint=ρ*(Lint/Wint)(ρ;メタル材料のシート抵抗値、Lint:信号配線長、Wint:信号配線幅)で計算する。
【0069】
また、配線容量Cintについては、図4(c)の信号配線のX−X’断面に対応して上記配線容量計算処理で求めたダミーパターンDPと信号配線間容量間、信号配線と信号配線間および、信号配線と基板間の配線容量を用いて図4(c)の等価回路モデルを作成する。より詳しくは、配線容量Cintについては、図4(c)に示した信号配線の断面に対応した各配線容量が回路動作に及ぼす影響を正確にシミュレーションするため、図4(d)に示すように、ステップS4で、M2層信号配線とM2層信号配線間(Cp22,Cp23)、M3層ダミーパターンとM1層ダミーパターン間(C31)、M3層ダミーパターンと基板間(C3)、M1層ダミーパターンと基板間(C1)、M3層ダミーパターンとM2層信号配線間(Ct,Ct’)、M1層ダミーパターンとM2層信号配線間(Cb,Cb’)などの全ての配線容量を含むシミュレーション用等価回路モデルを作成する。つまり、このステップS4では、データとしてステップS1の設計回路図データとステップS3の配線容量値データとを入力とし、図4(d)のシミュレーション用等価回路モデルを出力とする。
(ダミーパターンDPに対する電圧設定処理;電位情報付加処理)
ダミーパターンDPを用いる最近の微細加工の多層配線プロセスでは、一般的に信号配線幅は0.5um以下であるのに対して、ダミーパターンDPのサイズは10um×10um以上と非常に大きい。このことから半導体チップ上に配置されたダミーパターンDPを実質的に平行板と見なすことができる。これら平行板の配線容量は(上下の異層へ向かう)底面成分が支配的であり、同層へ向かう側面成分はそれに比べて小さく約1/10以下である。言い換えると、ダミーパターンDPは同層にある他の信号配線などに及ぼす影響は小さいが、上下の異層にある信号配線などに及ぼす影響は大きく、信号配線をシールドする効果を持っている。即ち、図7でも説明したように、電源/グランド面と等価と見なすことができる。これは、文献『「VLSIシステム設計」回路と実装の基礎 第4章』または、文献”ASHOKK. GOEL,’High−Speed VLSI Interconnections: Modeling,Analysis and Simulation’,WILEY−INTERSCIENCEPUBLICATION,1994”などに詳しく記載されている。このことを利用して上記処理で作成したシミュレーション用等価回路モデルの各ダミーパターンに対応する全ノード(図4(d)の斜線の○印)についてその電圧を電源電圧値Vddまたはグランド電圧レベル(0V)の何れかに固定する。どちらに固定しても信号遅延の回路シミュレーション結果は同じであるので(シミュレーション結果に影響なし)、通常、取り扱い易いグランド電圧レベル(0V)に固定する。
【0070】
さらに繰り返して説明するが、ダミーパターンDPは周囲を全て層間絶縁膜で囲まれているフローティング状態であるため、上記等価回路モデル作成処理(図2のステップS4)で作成した等価回路モデルにおいてダミーパターンDPに対応するノード(図4(d)の斜線の○印)には配線容量のみが接続されている。前述のようにダミーパターンDPは図7で前述したように平行板として信号配線をシールドする効果を持っているので、ダミーパターンDPを電源/グランド面と見なし、各ダミーパターンDPに対応するこれらノードを電源/グランドと同一電位に固定する。具体的には、上記ステップS4で生成されたシミュレーション用等価回路モデルに対して、電源名(通常はVdd)またはグランド名(通常はGND)をこれらノードに名前として与える(電位情報付加処理)。また、ダミーパターンDPを電源と見なした場合とグランドと見なした場合とで信号遅延の回路シミュレーション結果は変わらないので(シミュレーション結果は同じで影響なしである)、ここでは取り扱い易いグランド0Vを設定する(図2のステップS5)。即ち、このステップS5の電位情報付加処理では、ステップS4で生成されたシミュレーション用等価回路モデルに対して電源名またはグランド名を付加する。
(信号遅延シミュレーション処理;信号遅延時間計算処理)
上記処理で作成したシミュレーション用等価回路モデルとダミーパターンDPに対する設定電圧を用いて、回路シミュレータによる直流解析(バイアス点を求める)と過渡解析(回路動作の時間応答)を行う。その結果得られた回路動作を示す波形グラフ(回路の入出力、内部ノードの電圧の時間変化)から注目する信号についてその信号遅延時間を求める。
【0071】
即ち、前述のステップS4の等価回路モデル作成処理で作成した等価回路モデル(図4(d))と前述のステップS5のダミーパターンDPの電圧設定処理によるダミーパターンDPの設定電圧を用いて、回路シミュレーション(直流解析、過渡解析)を実行する(ステップS6)。ステップS6の実行後に得られた回路動作を示す波形グラフ(回路の入出力、内部ノードの電圧の時間変化)から信号遅延時間を求める(ステップS7)。
【0072】
本実施形態として、上記タイプ1,2の信号遅延回路について実際に製造した信号遅延回路の各信号配線層の信号遅延における実測値と本発明のシミュレーション値Simとの比較結果を図5に示している。図5において、ダミーパターンDPを考慮したことにより実測値とシミュレーション値Simとがほぼ一致していることが判る(シミュレーション値Simと実測値の誤差約3%以内)。特に、タイプ1のM3信号配線の遅延回路については、図13に示したようにダミーパターンDPの影響を考慮する前はシミュレーション値Simと実測値との誤差が−13.6%であったのに対して、本発明による考慮後は誤差+2.6%でほぼ一致するまで精度が大幅に改善されている。
【0073】
以上により、本実施形態によれば、ダミーパターンDPを考慮した精度良い回路シミュレーションが可能である。シミュレーション値Simと実測値との誤差とが約3パーセント以内であった。特に、ダミーパターンDPを考慮しなかった場合にシミュレーション値Simと実測値の誤差が大きかったタイプ1の遅延回路については、誤差が−13.6パーセントから+2.6パーセントへ大幅に改善できている(図5と図13を参照)。本発明の回路シミュレーション手法により半導体集積回路の設計精度が向上するので非常に効果がある。本発明のシミュレーション手法は高い設計精度が要求されるシステムLSIやフラッシュメモリなどの半導体集積回路の開発・設計に適用可能である。また、設計精度を向上することで試作回数削減や開発期間の短縮化などのコストダウンの経済的効果も大いにある。
【0074】
特に、半導体集積回路のプロセスが微細化されると配線負荷が信号遅延時間に及ぼす影響が顕著になるので、本発明は高集積化された半導体集積回路に適用することにより絶大な効果を奏するものである。
【0075】
【発明の効果】
以上のように、本発明によれば、シミュレーション用等価回路モデルは、該各接続ノードに付加される負荷情報として、回路的に機能しないダミー配線とその周辺に配置される他の配線、基板の導体および半導体との間に存在する負荷情報を含むため、回路動作の検証を行う際に、ダミーパターンと信号配線間の配線容量をも考慮したシミュレーション用等価回路モデルを用いることにより、信号遅延などの回路シミュレーションの高精度化を図ることができる。
【図面の簡単な説明】
【図1】本発明の一実施形態における回路シミュレーションシステムの要部ハード構成を示すブロック図である。
【図2】図1の回路シミュレーションシステムによる各処理手順を示すフローチャートである。
【図3】(a)および(b)は電磁界方程式を用いた本発明の数値解析による配線容量計算処理を説明するための図である。
【図4】信号遅延測定回路において複数の同層信号配線が隣接並行して走るタイプ2の説明図であって、(a)はダミーパターンを含む信号配線負荷を形成するレイアウト例の平面図、(b)は(a)の信号配線負荷が付加される位置を論理回路レベルで示した回路図、(c)は(a)のX−X’断面構成と同時に示す負荷容量の等価回路図、(d)はダミーパターンを考慮に入れた本発明の等価回路モデルを示す図である。
【図5】信号遅延時間における本発明のシミュレーション値と実測値の比較結果を示す図であって、(a)は遅延回路タイプ1を示す図、(b)は遅延回路タイプ2を示す図である。
【図6】従来の半導体集積回路に用いるダミーパターンの概要説明図であって、(a)は段差の発生メカニズムを説明するための半導体装置の積層断面図、(b)はダミーパターンの挿入による平坦化を説明するための半導体装置の積層断面図、(c)はダミーパターンに起因する寄生容量を含む信号配線周辺の容量形成を説明するための半導体装置の積層状態を示す斜視図である。
【図7】従来の半導体集積回路に用いるダミーパターンの物理的効果の概要説明図であって、(a)はダミーパターン幅が信号配線幅よりも非常に大きい場合のシールド効果の概要説明図、(b)はダミーパターンの同層信号配線への影響を説明するための図である。
【図8】多層配線プロセスによる層間構造を持つ従来の半導体チップの断面構成図である。
【図9】ダミーパターンが信号配線に及ぼす影響を説明するための図である。
【図10】従来の信号遅延測定回路において単一信号配線が走るタイプ1の説明図であって、(a)は信号配線負荷が付加される位置を論理回路レベルで示した回路図、(b)は信号配線負荷を形成するレイアウト例の平面図、(c)は(b)のX−X’断面構成と負荷容量の等価回路とを同時に示す図、(d)は信号遅延回路の信号配線幅を示す図である。
【図11】従来の信号遅延測定回路において複数の同層信号配線が隣接並行して走るタイプ2の説明図であって、(a)は信号配線負荷が付加される位置を論理回路レベルで示した回路図、(b)は信号配線負荷を形成するレイアウト例の平面図、(c)は(b)のX−X’断面構成と負荷容量の等価回路とを同時に示す図、(d)は信号遅延回路の信号配線幅および線間隔を示す図である。
【図12】従来の信号遅延回路における測定評価手法の説明図であって、(a)および(b)は基本論理ゲートの段数が異なる場合の2種類の信号遅延回路図、(c)は(a)の信号遅延回路の入力信号と出力信号の遅延時間を示す信号波形図、(d)は(b)の信号遅延回路の入力信号と出力信号の遅延時間を示す信号波形図である。
【図13】信号遅延時間における従来のシミュレーション値と実測値の比較結果を示す図であって、(a)は遅延回路タイプ1を示す図、(b)は遅延回路タイプ2を示す図である。
【符号の説明】
1 回路シミュレーションシステム
2 シミュレーション用等価回路モデル生成装置
21 ROM
22 RAM
23 データベース
24 入力操作部
25 表示部
26 制御部
261 レイアウト処理手段
262 負荷情報抽出手段
262A 電位勾配算出手段
262B 電荷量算出手段
262C 容量値算出手段
263 負荷情報付与手段
264 電位情報付加手段
3 回路シミュレーション装置
【発明の属する技術分野】
本発明は、例えばシステムLSIやフラッシュメモリLSIなどの回路設計に適用され、層間構造平坦化を行う多層配線プロセスの半導体集積回路設計技術(回路シミュレーション技術)に用いるシミュレーション用等価回路モデルを生成するシミュレーション用等価回路モデル生成装置、これを用いた回路シミュレーションシステム、シミュレーション用等価回路モデル生成方法、この手順を実行させるための制御プログラムおよびこれを記録した可読記録媒体に関する。
【0002】
【従来の技術】
近年、半導体集積回路のプロセスの微細化に伴って寄生配線容量(以下単に、配線容量という)が信号遅延時間(以下単に信号遅延という)に及ぼす影響は非常に大きくなってきている。この信号遅延時間とは電気信号が半導体集積回路内部を伝達する時間のことである。半導体集積回路の最小加工寸法が0.25μm以下の最先端プロセスでは約6割以上が配線容量に起因すると言われている。この信号遅延と配線容量との依存関係については、文献「DENNIS SYLVESTER,”Impact of Small Process Geometries on Microarchitectures in Systemon Chip”, Proceedings of THE IEEE. VOL.89, NO.4, APRIL 2001」に詳しく記載されている。
【0003】
特に、最近の多層配線プロセスを用いた半導体集積回路装置(以下、半導体チップという)では、半導体チップ内の信号配線の粗密によって信号配線の段差による断線の原因となる凹凸が生じるのを防ぎ、信頼性を向上させるため、半導体チップ内の空き領域のメタル層にダミーパターン(フローティング状態のメタル層配線パターン)を配置することで層間構造の平坦化を行う。これら配置場所はレイアウト後の半導体チップ上における信号配線の粗密に依存するので、レイアウト完了後にデザインルールで規定した配置ルールに基づいて後処理としてダミーパターンを配置する。その結果、ダミーパターンに対する信号配線間に配線容量が新たに生じる。
【0004】
ここで、上述した段差の発生メカニズムを図6(a)に、ダミーパターンの挿入による平坦化を図6(b)に、ダミーパターンに起因する寄生容量を含む信号配線周辺の容量の形成を図6(c)にそれぞれ示している。
【0005】
即ち、図6(a)では、3層のメタル配線M1〜M3が奥行き方向に配線されている半導体チップの断面図を示しており、3層のメタル配線が図面内の両端付近に密集し、中央部分には2層目のメタル配線MLしかない配線密度が疎の状態を示している。この疎の部分では、特に、メタル配線MLの真下の1層目にメタル配線が存在しないために、基板(Substrate)上に層間絶縁膜材料を一様に堆積すると配線部分上下の疎の部分に窪みが発生する。これが段差Hとなり、この段差Hによって2層目のメタル配線MLに断線が発生し易くなる。
【0006】
図6(b)では、上記段差Hの発生を回避するために、配線密度が疎の領域に信号の伝達には用いないダミーの配線パターン(これをダミーパターンDPという)を形成した場合の断面図を示しており、メタル配線MLの上下位置にダミーパターンDPをそれぞれ設けることにより層間絶縁膜に窪みがなくなって段差Hは発生しない。このように、疎密均一化のためにダミーパターンDPを空領域に配置することによって、配線疎密による段差Hがなくなって、2層目のメタル配線MLの段差Hによる断線は発生しない。ところが、このダミーパターンDPが電極となって信号配線の周辺に寄生容量が付加されてしまう。
【0007】
図6(c)では、ダミーパターンDPを設けた場合の信号配線周辺の寄生容量を示しており、メタルM2層の各信号配線間の寄生容量Cpに加えて、メタルM3層のダミーパターンDPとメタルM2層の信号配線との間(異層間)に寄生容量Ctが付加され、かつメタルM1層のダミーパターンDPとメタルM2層の信号配線との間(異層間)に寄生容量Cbが付加されている。これらダミーパターンDPと信号配線MLとの間の配線容量Ct,Cbは、信号配線MLと他の信号配線との間の配線容量Cpおよび、信号配線MLと基板(Substrate)との間の配線容量(図示せず)と同様に、信号遅延や回路動作速度などの回路性能に影響を及ぼすものである。
【0008】
例えば、ダミーパターンDPの有無が信号遅延に及ぼす影響を実際のテスト回路の試作評価により調べた実験例として、文献『中林、堀、他「層間CMPのダミーパターンが信号遅延に及ぼす影響とその回路シミュレーション方法」、第62回応用物理学会学術講演会、2001年9月』に、ダミーパターンDPが存在することにより信号遅延が最大約20%増加するという結果が報告されている。
【0009】
【発明が解決しようとする課題】
ところが、現状の回路設計では、レイアウト後に配線容量を抽出して回路シミュレーションで回路動作検証を行う際に、回路的に機能する各信号配線間および信号配線と基板間の各配線容量についてのみ考慮しており、ダミーパターンDPと信号配線との間の配線容量については考慮できていないのが現状である。このため、信号遅延などの回路性能を精度良く見積りできないという大きな問題がある。
【0010】
また、多層配線プロセスの配線容量に関する文献としては「Modelingand Extraction of Interconnect Capacitances for Multilayer VLSI Circuits」 (IEEECAD VOL.15, NO.1, JANUARY 1996)などがある。この文献では、信号配線と信号配線間、信号配線と基板間の配線容量に関する計算手法などが論じられているが、ここでは、ダミーパターンDPに対する取り扱いについては一切考察されていない。他の文献においても同様であり、ダミーパターンDPを考慮に入れた回路シミュレーション手法などについては未だ確立されておらず、多層配線プロセスを用いた回路設計技術上の重要な課題の一つとなっている。
【0011】
このように、多層配線プロセスの層間構造の平坦化を保つためのダミーパターンDPは、回路的に機能する実際の信号配線ではなく、周囲を層間絶縁体に囲まれた何処にも接続されていないフローティング状態であるにもかかわらず、層間絶縁膜を挟んで(特に上下の異層の)信号配線との間に配線容量Ct,Cbを形成し、信号遅延に大きな影響を及ぼしている。
【0012】
ここで、この信号遅延の影響について図7を用いて詳細に説明する。
【0013】
図7は、従来の半導体集積回路に用いるダミーパターンの物理的効果の概要説明図であって、(a)はダミーパターン幅が信号配線幅よりも非常に大きい場合のシールド効果の概要説明図、(b)はダミーパターンの同層信号配線への影響を説明するための図である。
【0014】
図7(a)では、ダミーパターン幅が信号配線幅よりも非常に大きい場合に、ダミーパターンDPはシールド効果を有する平行版と近似できることを示しており、図7(b)では、ダミーパターンDPが平行板と近似されても水平方向に隣接する同層の信号配線には大きな影響を与えないことを示している。
【0015】
例えば信号配線MLの幅を0.50μm以下、ダミーパターンDPの幅を10μm以上とすると、異なる層に配置される信号配線幅に対してダミーパターンDPは2桁程度大きい幅を有している。このような場合に、図7(a)に示すように両者に電位差が生じると、配線容量に相当する信号配線から引き出される電気力線は全てダミーパターンDPに吸収される。即ち、信号配線から出る電気力線は平行板として働く上下層のダミーパターンDPによりシールドされるため、ダミーパターンDPは信号配線に対して、電位の揺れが小さいシールド効果を有する電源またはグランドと等価と見なすことができ、実効的に信号配線の幅が直接寄与する以上の容量に相当する影響を与える。なお、この実効的な容量を図6(c)では両者が配置される配線層の関係によって異層間の配線容量Ct,Cbで表している。これに対し、図7(b)に示すようにダミーパターンDPに水平方向に隣接し同じ層に配置される信号配線に対しては両者の側面部分しか容量に寄与しないため、ダミーパターンDPが同層の他の信号配線に及ぼす影響は非常に小さい。この容量を図6(b)では同層の配線容量Cpで表している。実測では同層の配線容量Cpは異層間の配線容量Cbの約1/10程度(Cp≒Cb/10)である。
【0016】
ところが、これらダミーパターンDPはフローティング状態であり、その電位の絶対値は決定しないため、ダミーパターンDPと信号配線との間に形成される配線容量の計算方法については確立できていない。ダミーパターンDPと信号配線との間に形成される配線容量を考慮に入れたシミュレーション用等価回路モデルについても確立できていない。
【0017】
上記半導体回路における信号遅延を求めるるための過渡解析(回路の時間応答解析)を行う際に必要となる初期電圧設定ができず、ダミーパターンDPがフローティング状態のままでは回路シミュレーションできない(回路シミュレーションの解法の制約上、解を求めることができない)。この理由により、現状のバックアノテーション(以下、回路図作成およびレイアウト完了後に配線容量を抽出して、その配線容量情報を付加した上で再度回路シミュレーションすることを意味する)ではダミーパターンDPが信号遅延に及ぼす影響を考慮できず、精度良く信号遅延の見積りができないという問題がある。
【0018】
ここでは、ダミーパターンDPを信号遅延に関して予め考慮できないことにより、半導体集積回路における現状の信号遅延の見積り精度にダミーパターンDPがどの程度の影響を及ぼしているかを定量的に検討する。
【0019】
まず、ダミーパターンDPによる信号遅延の影響事例1について説明する。前述したようにダミーパターンDPは異層の信号配線に大きく影響を及ぼす。逆に言うと、信号配線は異層のダミーパターンDPから大きく影響を受ける。本事例1では、信号配線がダミーパターンDPから受ける影響をわかりやすく説明するために、多層配線プロセスを用いて製造された層間構造を持つ半導体チップについて考える。
【0020】
図8は、多層配線プロセスによる層間構造を持つ半導体チップの断面構成図である。
【0021】
図8に示すように、半導体基板(Substrate)上に各層間絶縁膜SiO2をそれぞれ介して5層のメタル材料で形成される信号配線M1〜M5がそれぞれ積層され、最上層の信号配線上にはさらに保護膜としてPIQ、SIN、PSGがそれぞれ積層されている。
【0022】
ここでは、SiO2、PSG、SIN、PIQの比誘電率は各々4.1、4.2、6.3、3.4とし、各層間絶縁膜SiO2の厚さは各層とも1100nm、メタル配線M1〜M5の厚さは各々550nm、750nm、750nm、750nm、900nmとし、PIQ、SIN、PSGの積層構造からなる保護膜の厚さは合計で4450nmとしている。
【0023】
このような層間構造を有する半導体チップにおいて、メタル第2層(M2)に単一信号配線があり、この上層のメタル第3層(M3)と下層のメタル第1層(M1)にそれぞれダミーパターンDPがある簡単な場合を考える。これを模式的に示したものが図9であり、以下この模式図を用いて説明する。
【0024】
図9において、M2信号配線に着目し、その配線容量を、文献『培風館「現在物理学入門」第2章』などで一般に知られている電磁界理論に基づいて求める。
【0025】
ダミーパターンDPがある場合には、このM2信号配線の配線容量Cm2は、M3ダミーパターンDPとM2信号配線間の配線容量Ctと、M2信号配線とM1ダミーパターンDP間の配線容量Cbとの容量の総和で表すことができる。このため、M2信号配線の幅を0.36μm、ダミーパターンDPの幅を10μmとした場合(図8と同様)のCt=0.0662[fF/um]およびCb=0.0665[fF/um]の典型値を用いれば、Cm2=Ct+Cb=0.1327[fF/um]となる。
【0026】
仮に、ダミーパターンDPがない場合には、M2信号配線の配線容量Cm2’は、単純にM2信号配線と基板間の配線容量Cb’のみで表されるので、Cm2’=Cb’であり典型値は0.0766[fF/um]となる。
ここで得られたCm2’<Cm2の関係から、従来のバックアノテーションで採用され、ダミーパターンDPを考慮しない配線容量Cm2’はダミーパターンDP配置後の実際の配線容量Cm2よりも大幅に小さいことが判る。言い換えれば、信号遅延は配線容量(及び抵抗値)に比例する。即ち配線の時定数RCで決まることから、従来では信号遅延を実際よりも過小評価しながらバックアノテーションしていたことになる。なお、本事例1においては、わかりやすく説明するため、単一M2信号配線の上下層にそれぞれM3ダミーパターンDPとM1ダミーパターンDPがある簡単な場合を考えたが、より一般的には、信号配線が隣接して複数並んでいる場合に、信号配線が任意のメタル層にある場合、さらにダミーパターンDPが信号配線の上層または下層の何れか片方にしか存在しないような場合においても同様のことが言える。
【0027】
次に、ダミーパターンDPによる信号遅延の影響事例2について説明する。実際の信号遅延評価を目的とする信号遅延測定回路(以下、遅延回路という)を考える。この遅延回路は図10および図11に示すように基本論理ゲートを偶数段チェン接続したもので、各段の基本論理ゲートの出力部には信号配線による負荷が付いている。この信号配線による負荷としては、実際の半導体集積回路中でよく使われる典型的な二つの信号配線タイプからなる。
【0028】
その一つは図10に示すように単一信号配線が走るタイプで異層間容量や対基板容量の影響が支配的なケース(以下、タイプ1という)、他の一つは図11に示すように複数の同層信号配線が隣接並行して走るタイプでこれら隣接信号配線間の容量の影響がより大きなケース(以下、タイプ2という)である。
【0029】
図10および図11において、(a)は信号配線による負荷(配線RC負荷)が付加される位置を論理回路レベルで示した回路図、(b)は配線RC負荷を形成するレイアウト例の平面図、(c)は(b)のX−X’断面構成例と負荷容量の等価回路とを同時に示す図(メタル第2層が信号配線の場合)、(d)は信号遅延回路の信号配線幅を示す図である。さらに、それぞれについて信号配線層がM1,M2,M3の何れであるかの3ケース合計6ケース(2×3=6)を考える。それぞれの遅延回路についてチェン段数が異なるものを2種類用意しておき、信号遅延の差分をとることでチェン1段当りの信号遅延を測定評価する。ここで、チェン1段とは、図10および図11において、(a)に示すようにある基本論理ゲートの入力から配線RC負荷を含む次段の基本論理ゲートの入力に至るまでの部分とする。この具体的な測定方法を図12に示している。
【0030】
図12(a)および図12(b)に示すように、まず、基本論理ゲートの段数(段数は偶数とする)が異なる以外は同一構成を有する2種類の信号遅延回路を設ける。ここで、図12(a)では偶数段の段数N1を有し、図12(b)では偶数段の段数N2を有し、各段数はN2>N1である。
【0031】
次に、各々の信号遅延回路の遅延時間(入力PADに信号を入力してから、出力PADに信号が出力されるまでの時間)を測定する。図12(a)の信号遅延回路の場合は、図12(c)に示すように振幅Vddのパルス信号が入力されてから、遅延時間tr1後に出力信号が立ち上がり遅延時間tf1後に立ち下がる。
【0032】
また、図12(b)の信号遅延回路の場合は、図12(d)に示すように振幅Vddのパルス信号が入力されてから、遅延時間tr2後に出力信号が立ち上がり遅延時間tf2後に立ち下がる。これにより、チェン1段当たりの信号遅延時間は次の式から容易に算出される。
【0033】
チェン1段当たりの信号遅延時間=(全信号遅延時間2−全信号遅延時間1)/(N2−N1) 但し、ここで全信号遅延時間とは立ち上がり遅延時間と立ち下がり遅延時間の平均値とし、
全信号遅延時間1=(tr1+tf1)/2
全信号遅延時間2=(tr2+tf2)/2
とする。
【0034】
以上により、1段当たりの信号遅延時間を求めるには、まず、異なる遇数段を持つ同一構成の信号遅延回路を2種類用意する。次に、各信号遅延回路について入力から出力までの全信号遅延時間を測定する。さらに、各全信号遅延時間の差分を段数差で割ることにより1段当たりの信号遅延時間を得ることができる。
【0035】
次に、これまでのバックアノテーションのとおりダミーパターンDPを考慮せず存在しないものとして信号配線−信号配線間および信号配線−基板間の配線容量を、一般的に知られている電磁界理論により求め、この配線容量を用いてさらに回路シミュレーションで信号遅延を求める。
【0036】
図10および図11に示したタイプ1,2の両回路について各信号配線層(M1,M2,M3)の信号遅延時間の実測値と現状回路シミュレーション値の比較結果を図13に示している。なお、タイプ1(図13(a))およびタイプ2(図13(b))の何れにおいても現状回路シミュレーション値よりも実測値の方が遅延時間が大きく、これは信号配線層がM1、N2、M3の何れにも当てはまる。現状の回路シミュレーション値の実測値に対する誤差はタイプ1の場合では最大−13.6%にも至る。これらの結果から実際に製造した遅延回路から実測した信号遅延値(ダミーパターン有り)、現状の回路シミュレーション手法による信号遅延値(ダミーパターン考慮なし)を比較すると一致せず、何れの場合にも実測値の方が大きく、ダミーパターンDPの影響が無視できないことが判る。特に、タイプ1のM3信号配線のケースでは上述のように−13.6%の実測誤差がある。今後の半導体集積回路の高性能化に伴い、バックアノテーションにおいて信号遅延を精度良く見積る必要を考えると誤差−13.6%は大きく、例えば文献「TSMCTechnology ’Device Modeling’」によれば、誤差は少なくとも数%以内におさめる必要があるとされている。
【0037】
本発明は、上記事情に鑑みて為されたもので、回路動作の検証を行う際に、ダミーパターンと信号配線間の配線容量をも考慮した信号遅延シミュレーションの高精度化を図ることができるシミュレーション用等価回路モデルを生成するシミュレーション用等価回路モデル生成装置、これを用いた回路シミュレーションシステム、シミュレーション用等価回路モデル生成方法、この手順を実行させるための制御プログラムおよびこれを記録した可読記録媒体を提供することを目的とする。
【0038】
【課題を解決するための手段】
本発明のシミュレーション用等価回路モデル生成装置は、回路シミュレーションの対象となる回路接続情報および各接続ノードに付加される負荷情報を含むシミュレーション用等価回路モデルを生成するシミュレーション用等価回路モデル生成装置において、シミュレーション用等価回路モデルは、各接続ノードに付加される負荷情報として、回路的に機能しないダミー配線とその周辺に配置される他の配線、基板の導体および半導体との間に存在する負荷情報を含むものであり、そのことにより上記目的が達成される。
【0039】
また、好ましくは、本発明のシミュレーション用等価回路モデル生成装置において、回路設計処理で得た回路設計データに従ってレイアウト設計処理を行うと共に、このレイアウト設計処理で得たレイアウト設計データに回路的に機能しないダミー配線を配置するレイアウト処理手段と、レイアウト処理手段で配置されたダミー配線とその周辺に配置される他の配線、基板の導体および半導体との間に存在する容量値を含む負荷情報を抽出する負荷情報抽出手段と、負荷情報抽出手段で抽出したダミー配線周辺に存在する負荷情報を、回路接続情報の対応する接続ノードに付与する負荷情報付与手段と、負荷情報付与手段で付与された負荷情報のうちダミー配線の接続点に対応するノードに対して電源電位または接地電位を示す情報を付加する電位情報付加手段とを有する。
【0040】
さらに、好ましくは、本発明のシミュレーション用等価回路モデル生成装置における負荷情報抽出手段は、負荷情報のうち、ダミー配線とその周辺の導体および半導体との間の容量値を抽出するに際して、レイアウト設計データから得られる物理的形状情報および回路シミュレーションの対象となるプロセスパラメータと共に容量の電極部となる該ダミー配線の電位を接地電位または電源電位に設定して、容量の電極部表面近傍の電位勾配を算出する電位勾配算出手段と、電位勾配算出手段で算出した電位勾配から電極部表面の電荷量を算出する電荷量算出手段と、電荷量算出手段で算出した電荷量と電極部との間の電位差より容量値を算出する容量値算出手段とを有する。
【0041】
本発明の回路シミュレーションシステムは、請求項1〜3の何れかに記載のシミュレーション用等価回路モデル生成装置により生成されたシミュレーション用等価回路モデルを用いて回路シミュレーションを実行可能とするものであり、そのことにより上記目的が達成される。
【0042】
本発明のシミュレーション用等価回路モデル生成方法は、回路シミュレーションの対象となる回路接続情報および各接続ノードに付加される負荷情報を含むシミュレーション用等価回路モデルの生成方法において、回路設計処理およびこの回路設計処理に従ったレイアウト設計処理を行うと共に、このレイアウト設計処理で得たレイアウト設計データに回路的に機能しないダミー配線を配置する第1ステップと、ダミー配線とその周辺に配置される他の配線、基板の導体および半導体との間に存在する容量値を含む負荷情報を抽出する第2ステップと、第2ステップで抽出したダミー配線周辺に存在する負荷情報を、回路接続情報の対応する接続ノードに付与する第3ステップと、第3ステップで付与された負荷情報のうち、ダミー配線の接続点に対応するノードに対し電源電位または接地電位を示す情報を付加する第4ステップとを有するものであり、そのことにより上記目的が達成される。
【0043】
また、好ましくは、本発明のシミュレーション用等価回路モデル生成方法における第2ステップにおいて、負荷情報のうち、ダミー配線とその周辺の導体および半導体との間の容量値を抽出するに際して、レイアウト設計データから得られる物理的形状情報および回路シミュレーションの対象となるプロセスパラメータと共に容量の電極部となるダミー配線の電位を接地電位または電源電圧に設定して、容量の電極部表面近傍の電位勾配を算出するステップと、この電位勾配から電極部表面の電荷量を算出するステップと、この算出された電荷量と電極部間の電位差より容量値を算出するステップとを有する。
【0044】
本発明の制御プログラムは、請求項5または6記載のシミュレーション用等価回路モデル生成方法における各処理手順をコンピュータに実行させるものであり、そのことにより上記目的が達成される。
【0045】
本発明の可読記録媒体は、請求項7記載の制御プログラムが記録されたコンピュータ読み取り可能であり、そのことにより上記目的が達成される。
【0046】
上記構成により、本発明では、多層配線プロセスを用いた半導体集積回路の設計において、レイアウト完了後に配線容量を抽出して回路シミュレーションで回路動作の検証を行う際に、従来の信号配線と信号配線間および信号配線と基板間の配線容量に加えて、従来では考慮できていなかったダミーパターンと信号配線との間に形成される配線容量をも精度良く抽出して、回路シミュレーションに反映させることにより、信号遅延動作などの回路シミュレーションの高精度化を図ることが可能となる。
【0047】
【発明の実施の形態】
以下、本発明の回路シミュレーションシステムの実施形態について図面を参照しながら説明する。
【0048】
図1は、本発明の一実施形態における回路シミュレーションシステムの要部ハード構成を示すブロック図である。
【0049】
図1において、回路シミュレーションシステム1は、ダミーパターンを考慮したシミュレーション用等価回路モデルを生成するシミュレーション用等価回路モデル生成装置2と、このシミュレーション用等価回路モデルを用いて信号遅延シミュレーションなどの回路シミュレーションを実行可能とする回路シミュレーション装置3とを有している。
【0050】
シミュレーション用等価回路モデル生成装置2は、記憶部としてのROM21、RAM22およびデータベース23と、入力操作部24と、表示画面を持つ表示部25と、各部を制御する制御部26とを有している。
【0051】
ROM21は、シミュレーション用等価回路モデル生成制御プログラムなどの制御プログラムおよび各種表示画面情報やテーブル情報などの各種データを記憶する。
【0052】
RAM22は、制御部26の動作に際して制御プログラムおよび各種データなど必要なデータを一旦記憶するワークメモリとして働く。
【0053】
データベース23は、シミュレーション用等価回路モデル生成用の各種データを記憶している。
【0054】
入力操作部24は、キーボードおよびマウスなどの入力装置で構成され、シミュレーション用等価回路モデル生成用の制御プログラムの起動指令および終了指令などの各種入力指令をユーザ入力操作可能としている。
【0055】
表示部25は、シミュレーション用等価回路モデル生成処理用の初期画面や各種選択画面およびその結果画面など各種画面情報を表示画面上に表示するものである。
【0056】
制御部26は、CPU(中央演算処理装置)で構成されており、制御プログラムおよびその各種データに基づいて、回路設計処理およびこの回路設計処理データに従ったレイアウト設計処理、さらにレイアウト設計処理データに回路的に機能しないダミーパターン(ダミー配線)を配置するレイアウト処理手段261と、ダミーパターンとその周辺に配置される他の配線および基板の導体および半導体との間に存在する負荷情報を抽出する負荷情報抽出手段262と、抽出したダミーパターン周辺に存在する負荷情報を回路接続情報の対応する接続ノードに付与する負荷情報付与手段263と、付与した負荷情報のうちダミーパターンの接続点に対応するノードに対し電源電位または接地電位を示す情報を付加する電位情報付加手段264とを有することにより、ダミーパターンを考慮したシミュレーション用等価回路モデルを生成する。
【0057】
負荷情報抽出手段262は、抽出した負荷情報のうち、ダミーパターンDPとその周辺の導体および半導体との間の容量値がレイアウト設計データから得られる物理的形状情報および回路シミュレーションの対象となるプロセスパラメータと共に容量の電極となるダミーパターンDPの電位を接地電位または電源電位に設定して、該容量の電極部表面近傍の電位勾配を算出する電位勾配算出手段262Aと、算出した電位勾配から電極部表面の電荷量を算出する電荷量算出手段262Bと、算出した電荷量と電極部との間の電位差により容量値を算出する容量値算出手段262Cとを有する。
【0058】
回路シミュレーション装置3は、シミュレーション用等価回路モデル生成装置2と同様、制御部(CPU)を有するコンピュータで構成されており、回路シミュレーション制御プログラムおよびその各種データに基づいて、シミュレーション用等価回路モデル生成装置2からのシミュレーション用等価回路モデルを用いて信号遅延シミュレーションなどの各種回路シミュレーションを実行可能とするものである。
【0059】
上記構成により、以下、ダミーパターンを考慮したシミュレーション用等価回路モデルを生成する手順および、このシミュレーション用等価回路モデルを用いて信号遅延動作などの回路シミュレーションの手順について順追って説明する。
【0060】
図2は、図1の回路シミュレーションシステム1による各処理手順を示すフローチャートである。なお、図2の左側には処理フローを示し、右側には処理フローの各ステップで入出力されるデータフローを示している。
(事前準備処理;回路設計処理、レイアウト設計処理およびダミーパターン配置処理)
図2に示すように、まず、ステップS1の回路設計処理およびそのレイアウト設計処理が終了した時点において、ステップS2で、バックアノテーションにおいてダミーパターンDPを考慮するため、半導体集積回路の回路設計に従ったレイアウト設計完了後のレイアウトデータ上に、層の平坦化のために配線疎領域にダミーパターンDPを配置する。具体的には、デザインルールで規定された配置ルールにしたがって半導体チップ内の信号配線の粗密状態に応じてダミーパターンDPの配置場所を決めて、ダミーパターンDPをレイアウトデータ上に配置処理する。これにより、設計回路図データおよびレイアウトデータが生成される。
【0061】
次に、負荷情報として配線容量を求めるために、層間構造を表す下記のプロセスパラメータを用意する。ここでは具体例として例えば図8に示した層間構造と同じプロセスパラメータを用いればよい。即ち、下記のパラメータおよびその値を用いればよい。
絶縁膜の厚さ 1100nm
絶縁膜の誘電率 4.1(SiO2)
配線の高さ 550nm(M1)、750mn(M2〜M4)、900nm(M5)
(負荷情報抽出処理;電位勾配算出処理、電荷量算出処理および容量値算出処理)
ステップS2で生成したレイアウトデータから得られるダミーパターンと信号配線の配置位置、形状、配線層および上記事前準備工程で用意したプロセスパラメータを入力情報として、文献『培風館「現在物理学入門」第2章』などで知られている電磁界理論に基づいて配線容量を計算する。この配線容量が導体と絶縁体(層間絶縁膜)の形状/位置関係および絶縁体の誘電率によってのみ決まることを利用して、ダミーパターンと信号配線間を含む上記配線容量を求める。
【0062】
その配線容量の計算手順の概要を図3(a)および図3(b)に示している。その計算手順(電位勾配算出処理、電荷量算出処理および容量値算出処理)について説明する。
【0063】
ダミーパターンDPは信号配線と同様にメタル材料で作られているので導体である。つまり、ダミーパターンDPと信号配線間は、図3(a)に示すように、信号配線の導体AとダミーパターンDPの導体B間に、層間絶縁膜からなる絶縁体Cが挟また積層構造になっている。
【0064】
この構造において、境界条件として導体Aにおいて電位Φ=V1=1V、導体Bにおいて電位Φ=V2=0Vであることを用いて、次の(数1)で示す電磁界方程式であるLaplace方程式および電場式を境界要素法BFMまたは有限要素法FEM(例えば文献『サイエンス社「有限要素法と境界要素法」』などに詳しく記載されている。)などを用いて解き、導体表面に垂直な方向の電位Φの微分係数(導体表面に垂直な電場E)を計算する(電位勾配算出処理)。即ち、導体Bの電位は本来フローティング状態であるが、後述のように電源またはグランド面と見なすことができるため、正の電位とした導体Aに対してグランド電位0Vとしている。その結果、絶縁体中の電位分布Φが得られる。
【0065】
【数1】
次に、この電位分布Φを用いて図3(a)のガウス数値積分公式(数1;ガウスの定理)により導体A,B表面の電荷量Qを計算し(電荷量算出処理)、電荷量Qと電位差(V1−V2)の関係より配線容量Cを求める。同様に、信号配線と信号配線間および、信号配線と基板間などについても配線容量を求める(容量値算出処理)。
【0066】
これらの計算方法を用いてステップS3でダミーパターンDPと信号配線間、信号配線と信号配線間および信号配線と基板間の配線容量を求める。即ち、このステップS3ではデータとしてプロセス層間構造情報を入力とし、配線容量値を出力とする。
(ダミーパターンDPを考慮した等価回路モデル作成処理;負荷情報付与処理)上記ステップS3の配線容量計算処理で求めたダミーパターンDPと信号配線間、信号配線と信号配線間、信号配線と基板間の負荷情報としての各配線容量を設計回路図データ(ステップS1;回路を構成するトランジスタや基本素子の接続関係を記述したデータ)にマージ(合併、融合)させて、シミュレーション用等価回路モデルを作成する(負荷情報付与処理)。図4(a)〜図4(d)にその考え方を具体例としてタイプ2の信号遅延回路(メタル第2層M2が信号配線層のケース)の場合で示している。
【0067】
図4(a)では、図11の信号配線回路(タイプ2の信号遅延回路;メタル第2層が信号配線)と同等の回路レイアウトの平面図を示している。図4(a)の回路レイアウトから、基本論理ゲートA,B間を接続する信号配線をその配線抵抗Rintと配線容量Cintで置きかえることにより図4(b)の等価回路モデルを得ている。
【0068】
この場合の配線抵抗については物理式Rint=ρ*(Lint/Wint)(ρ;メタル材料のシート抵抗値、Lint:信号配線長、Wint:信号配線幅)で計算する。
【0069】
また、配線容量Cintについては、図4(c)の信号配線のX−X’断面に対応して上記配線容量計算処理で求めたダミーパターンDPと信号配線間容量間、信号配線と信号配線間および、信号配線と基板間の配線容量を用いて図4(c)の等価回路モデルを作成する。より詳しくは、配線容量Cintについては、図4(c)に示した信号配線の断面に対応した各配線容量が回路動作に及ぼす影響を正確にシミュレーションするため、図4(d)に示すように、ステップS4で、M2層信号配線とM2層信号配線間(Cp22,Cp23)、M3層ダミーパターンとM1層ダミーパターン間(C31)、M3層ダミーパターンと基板間(C3)、M1層ダミーパターンと基板間(C1)、M3層ダミーパターンとM2層信号配線間(Ct,Ct’)、M1層ダミーパターンとM2層信号配線間(Cb,Cb’)などの全ての配線容量を含むシミュレーション用等価回路モデルを作成する。つまり、このステップS4では、データとしてステップS1の設計回路図データとステップS3の配線容量値データとを入力とし、図4(d)のシミュレーション用等価回路モデルを出力とする。
(ダミーパターンDPに対する電圧設定処理;電位情報付加処理)
ダミーパターンDPを用いる最近の微細加工の多層配線プロセスでは、一般的に信号配線幅は0.5um以下であるのに対して、ダミーパターンDPのサイズは10um×10um以上と非常に大きい。このことから半導体チップ上に配置されたダミーパターンDPを実質的に平行板と見なすことができる。これら平行板の配線容量は(上下の異層へ向かう)底面成分が支配的であり、同層へ向かう側面成分はそれに比べて小さく約1/10以下である。言い換えると、ダミーパターンDPは同層にある他の信号配線などに及ぼす影響は小さいが、上下の異層にある信号配線などに及ぼす影響は大きく、信号配線をシールドする効果を持っている。即ち、図7でも説明したように、電源/グランド面と等価と見なすことができる。これは、文献『「VLSIシステム設計」回路と実装の基礎 第4章』または、文献”ASHOKK. GOEL,’High−Speed VLSI Interconnections: Modeling,Analysis and Simulation’,WILEY−INTERSCIENCEPUBLICATION,1994”などに詳しく記載されている。このことを利用して上記処理で作成したシミュレーション用等価回路モデルの各ダミーパターンに対応する全ノード(図4(d)の斜線の○印)についてその電圧を電源電圧値Vddまたはグランド電圧レベル(0V)の何れかに固定する。どちらに固定しても信号遅延の回路シミュレーション結果は同じであるので(シミュレーション結果に影響なし)、通常、取り扱い易いグランド電圧レベル(0V)に固定する。
【0070】
さらに繰り返して説明するが、ダミーパターンDPは周囲を全て層間絶縁膜で囲まれているフローティング状態であるため、上記等価回路モデル作成処理(図2のステップS4)で作成した等価回路モデルにおいてダミーパターンDPに対応するノード(図4(d)の斜線の○印)には配線容量のみが接続されている。前述のようにダミーパターンDPは図7で前述したように平行板として信号配線をシールドする効果を持っているので、ダミーパターンDPを電源/グランド面と見なし、各ダミーパターンDPに対応するこれらノードを電源/グランドと同一電位に固定する。具体的には、上記ステップS4で生成されたシミュレーション用等価回路モデルに対して、電源名(通常はVdd)またはグランド名(通常はGND)をこれらノードに名前として与える(電位情報付加処理)。また、ダミーパターンDPを電源と見なした場合とグランドと見なした場合とで信号遅延の回路シミュレーション結果は変わらないので(シミュレーション結果は同じで影響なしである)、ここでは取り扱い易いグランド0Vを設定する(図2のステップS5)。即ち、このステップS5の電位情報付加処理では、ステップS4で生成されたシミュレーション用等価回路モデルに対して電源名またはグランド名を付加する。
(信号遅延シミュレーション処理;信号遅延時間計算処理)
上記処理で作成したシミュレーション用等価回路モデルとダミーパターンDPに対する設定電圧を用いて、回路シミュレータによる直流解析(バイアス点を求める)と過渡解析(回路動作の時間応答)を行う。その結果得られた回路動作を示す波形グラフ(回路の入出力、内部ノードの電圧の時間変化)から注目する信号についてその信号遅延時間を求める。
【0071】
即ち、前述のステップS4の等価回路モデル作成処理で作成した等価回路モデル(図4(d))と前述のステップS5のダミーパターンDPの電圧設定処理によるダミーパターンDPの設定電圧を用いて、回路シミュレーション(直流解析、過渡解析)を実行する(ステップS6)。ステップS6の実行後に得られた回路動作を示す波形グラフ(回路の入出力、内部ノードの電圧の時間変化)から信号遅延時間を求める(ステップS7)。
【0072】
本実施形態として、上記タイプ1,2の信号遅延回路について実際に製造した信号遅延回路の各信号配線層の信号遅延における実測値と本発明のシミュレーション値Simとの比較結果を図5に示している。図5において、ダミーパターンDPを考慮したことにより実測値とシミュレーション値Simとがほぼ一致していることが判る(シミュレーション値Simと実測値の誤差約3%以内)。特に、タイプ1のM3信号配線の遅延回路については、図13に示したようにダミーパターンDPの影響を考慮する前はシミュレーション値Simと実測値との誤差が−13.6%であったのに対して、本発明による考慮後は誤差+2.6%でほぼ一致するまで精度が大幅に改善されている。
【0073】
以上により、本実施形態によれば、ダミーパターンDPを考慮した精度良い回路シミュレーションが可能である。シミュレーション値Simと実測値との誤差とが約3パーセント以内であった。特に、ダミーパターンDPを考慮しなかった場合にシミュレーション値Simと実測値の誤差が大きかったタイプ1の遅延回路については、誤差が−13.6パーセントから+2.6パーセントへ大幅に改善できている(図5と図13を参照)。本発明の回路シミュレーション手法により半導体集積回路の設計精度が向上するので非常に効果がある。本発明のシミュレーション手法は高い設計精度が要求されるシステムLSIやフラッシュメモリなどの半導体集積回路の開発・設計に適用可能である。また、設計精度を向上することで試作回数削減や開発期間の短縮化などのコストダウンの経済的効果も大いにある。
【0074】
特に、半導体集積回路のプロセスが微細化されると配線負荷が信号遅延時間に及ぼす影響が顕著になるので、本発明は高集積化された半導体集積回路に適用することにより絶大な効果を奏するものである。
【0075】
【発明の効果】
以上のように、本発明によれば、シミュレーション用等価回路モデルは、該各接続ノードに付加される負荷情報として、回路的に機能しないダミー配線とその周辺に配置される他の配線、基板の導体および半導体との間に存在する負荷情報を含むため、回路動作の検証を行う際に、ダミーパターンと信号配線間の配線容量をも考慮したシミュレーション用等価回路モデルを用いることにより、信号遅延などの回路シミュレーションの高精度化を図ることができる。
【図面の簡単な説明】
【図1】本発明の一実施形態における回路シミュレーションシステムの要部ハード構成を示すブロック図である。
【図2】図1の回路シミュレーションシステムによる各処理手順を示すフローチャートである。
【図3】(a)および(b)は電磁界方程式を用いた本発明の数値解析による配線容量計算処理を説明するための図である。
【図4】信号遅延測定回路において複数の同層信号配線が隣接並行して走るタイプ2の説明図であって、(a)はダミーパターンを含む信号配線負荷を形成するレイアウト例の平面図、(b)は(a)の信号配線負荷が付加される位置を論理回路レベルで示した回路図、(c)は(a)のX−X’断面構成と同時に示す負荷容量の等価回路図、(d)はダミーパターンを考慮に入れた本発明の等価回路モデルを示す図である。
【図5】信号遅延時間における本発明のシミュレーション値と実測値の比較結果を示す図であって、(a)は遅延回路タイプ1を示す図、(b)は遅延回路タイプ2を示す図である。
【図6】従来の半導体集積回路に用いるダミーパターンの概要説明図であって、(a)は段差の発生メカニズムを説明するための半導体装置の積層断面図、(b)はダミーパターンの挿入による平坦化を説明するための半導体装置の積層断面図、(c)はダミーパターンに起因する寄生容量を含む信号配線周辺の容量形成を説明するための半導体装置の積層状態を示す斜視図である。
【図7】従来の半導体集積回路に用いるダミーパターンの物理的効果の概要説明図であって、(a)はダミーパターン幅が信号配線幅よりも非常に大きい場合のシールド効果の概要説明図、(b)はダミーパターンの同層信号配線への影響を説明するための図である。
【図8】多層配線プロセスによる層間構造を持つ従来の半導体チップの断面構成図である。
【図9】ダミーパターンが信号配線に及ぼす影響を説明するための図である。
【図10】従来の信号遅延測定回路において単一信号配線が走るタイプ1の説明図であって、(a)は信号配線負荷が付加される位置を論理回路レベルで示した回路図、(b)は信号配線負荷を形成するレイアウト例の平面図、(c)は(b)のX−X’断面構成と負荷容量の等価回路とを同時に示す図、(d)は信号遅延回路の信号配線幅を示す図である。
【図11】従来の信号遅延測定回路において複数の同層信号配線が隣接並行して走るタイプ2の説明図であって、(a)は信号配線負荷が付加される位置を論理回路レベルで示した回路図、(b)は信号配線負荷を形成するレイアウト例の平面図、(c)は(b)のX−X’断面構成と負荷容量の等価回路とを同時に示す図、(d)は信号遅延回路の信号配線幅および線間隔を示す図である。
【図12】従来の信号遅延回路における測定評価手法の説明図であって、(a)および(b)は基本論理ゲートの段数が異なる場合の2種類の信号遅延回路図、(c)は(a)の信号遅延回路の入力信号と出力信号の遅延時間を示す信号波形図、(d)は(b)の信号遅延回路の入力信号と出力信号の遅延時間を示す信号波形図である。
【図13】信号遅延時間における従来のシミュレーション値と実測値の比較結果を示す図であって、(a)は遅延回路タイプ1を示す図、(b)は遅延回路タイプ2を示す図である。
【符号の説明】
1 回路シミュレーションシステム
2 シミュレーション用等価回路モデル生成装置
21 ROM
22 RAM
23 データベース
24 入力操作部
25 表示部
26 制御部
261 レイアウト処理手段
262 負荷情報抽出手段
262A 電位勾配算出手段
262B 電荷量算出手段
262C 容量値算出手段
263 負荷情報付与手段
264 電位情報付加手段
3 回路シミュレーション装置
Claims (8)
- 回路シミュレーションの対象となる回路接続情報および各接続ノードに付加される負荷情報を含むシミュレーション用等価回路モデルを生成するシミュレーション用等価回路モデル生成装置において、
該シミュレーション用等価回路モデルは、該各接続ノードに付加される負荷情報として、回路的に機能しないダミー配線とその周辺に配置される他の配線、基板の導体および半導体との間に存在する負荷情報を含むシミュレーション用等価回路モデル生成装置。 - 回路設計処理で得た回路設計データに従ってレイアウト設計処理を行うと共に、該レイアウト設計処理で得たレイアウト設計データに回路的に機能しないダミー配線を配置するレイアウト処理手段と、
該レイアウト処理手段で配置されたダミー配線とその周辺に配置される他の配線、基板の導体および半導体との間に存在する容量値を含む負荷情報を抽出する負荷情報抽出手段と、
該負荷情報抽出手段で抽出した該ダミー配線周辺に存在する負荷情報を、前記回路接続情報の対応する接続ノードに付与する負荷情報付与手段と、
該負荷情報付与手段で付与された該負荷情報のうち該ダミー配線の接続点に対応するノードに対して電源電位または接地電位を示す情報を付加する電位情報付加手段とを有するシミュレーション用等価回路モデル生成装置。 - 前記負荷情報抽出手段は、
前記負荷情報のうち、前記ダミー配線とその周辺の導体および半導体との間の容量値を抽出するに際して、
前記レイアウト設計データから得られる物理的形状情報および回路シミュレーションの対象となるプロセスパラメータと共に容量の電極部となる該ダミー配線の電位を接地電位または電源電位に設定して、該容量の電極部表面近傍の電位勾配を算出する電位勾配算出手段と、
該電位勾配算出手段で算出した電位勾配から該電極部表面の電荷量を算出する電荷量算出手段と、
該電荷量算出手段で算出した電荷量と該電極部との間の電位差より容量値を算出する容量値算出手段とを有する請求項2記載のシミュレーション用等価回路モデル生成装置。 - 請求項1〜3の何れかに記載のシミュレーション用等価回路モデル生成装置により生成されたシミュレーション用等価回路モデルを用いて回路シミュレーションを実行可能とする回路シミュレーションシステム。
- 回路シミュレーションの対象となる回路接続情報および各接続ノードに付加される負荷情報を含むシミュレーション用等価回路モデルの生成方法において、
回路設計処理および該回路設計処理に従ったレイアウト設計処理を行うと共に、該レイアウト設計処理で得たレイアウト設計データに回路的に機能しないダミー配線を配置する第1ステップと、
該ダミー配線とその周辺に配置される他の配線、基板の導体および半導体との間に存在する容量値を含む負荷情報を抽出する第2ステップと、
該第2ステップで抽出した該ダミー配線周辺に存在する負荷情報を、該回路接続情報の対応する接続ノードに付与する第3ステップと、
該第3ステップで付与された該負荷情報のうち、該ダミー配線の接続点に対応するノードに対し電源電位または接地電位を示す情報を付加する第4ステップとを有するシミュレーション用等価回路モデル生成方法。 - 前記第2ステップにおいて、前記負荷情報のうち、前記ダミー配線とその周辺の導体および半導体との間の容量値を抽出するに際して、前記レイアウト設計データから得られる物理的形状情報および回路シミュレーションの対象となるプロセスパラメータと共に容量の電極部となる該ダミー配線の電位を接地電位または電源電圧に設定して、該容量の電極部表面近傍の電位勾配を算出するステップと、
該電位勾配から該電極部表面の電荷量を算出するステップと、
該電荷量と電極部間の電位差より容量値を算出するステップとを有する請求項5記載のシミュレーション用等価回路モデル生成方法。 - 請求項5または6記載のシミュレーション用等価回路モデル生成方法における各処理手順をコンピュータに実行させる制御プログラム。
- 請求項7記載の制御プログラムが記録されたコンピュータ読み取り可能な可読記録媒体。
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JP2002243633A JP2004086318A (ja) | 2002-08-23 | 2002-08-23 | シミュレーション用等価回路モデル生成装置、回路シミュレーションシステム、シミュレーション用等価回路モデル生成方法、制御プログラムおよび可読記録媒体 |
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Publication number | Priority date | Publication date | Assignee | Title |
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2002
- 2002-08-23 JP JP2002243633A patent/JP2004086318A/ja not_active Withdrawn
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