KR100734049B1 - Manufacturing method of cavity typed printed circuit board - Google Patents
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Abstract
개시된 캐비티형의 인쇄회로기판의 제조방법은, 절연기판을 준비하는 단계; 상기 절연기판의 상면 및 하면에 동박을 입히는 단계; 상기 절연기판에 제 1 관통홀을 형성하는 단계; 상기 절연기판의 상면과 하면을 전기적으로 접속되도록, 상기 절연기판의 상면과 하면 및 상기 관통홀의 내주면에 제 1차 동도금을 행하는 단계; 상기 절연기판의 상면과 하면을 패터닝하여 상기 절연기판의 상면 및 하면에 내층 회로를 형성하는 단계; 상기 절연기판의 하면에 형성된 회로 중 차후 반도체 칩이 실장될 부분에 대응되는 위치가 관통되어 개방되도록 캐비티 가공이 된 제 1 프리프레그층을 준비하는 단계; 절연층과 동박이 적층되어 이루어지는 동박 적층판을 준비하고, 차후 반도체 칩이 실장될 상기 제 1 프리프레그층의 개방 부분에 대응되도록, 상기 동박 적층판이 미리 관통 형성되도록 캐비티 가공하는 단계; 상기 절연기판의 상면 및 하면에 내층 회로가 형성된 절연기판의 하면과, 상기 캐비티 가공된 동박 적층판과의 사이에, 상기 캐비티 가공된 제 1 프리프레그층을 삽입하여 적층하는 단계; 상기 절연기판의 상면 및 하면에 내층 회로가 형성된 절연기판의 상면과, 동박과의 사이에, 제 2 프리프레그층을 삽입하여 적층하는 단계; 상기 절연기판, 상기 절연기판의 상측에 적층된 제 2 프리프레그층과 상기 동박, 및 상기 절연기판의 하측에 적층된 제 1 프리프레그층과 상기 동박 적층판 전체를 수직으로 관통하는 제 2 관통홀을 형성하는 단계; 상기 절연기판의 하면에 형성된 회로 중 차후 반도체 칩이 실장될 부분에 대응되는 위치가 제 2차 동도금이 되지 않도록 하기 위하여, 동도금 레지스트를 도포하는 단계; 상기 제 2 관통홀의 내주면과, 상기 동박 적층판의 하면과, 상기 제 2 프리프레그층의 상면에 형성된 동박의 상면을 제 2차 동도금을 행하는 단계; 및 상기 제 2차 동도금을 행한 후, 상기 동박 적층판과 그 하부에 동도금된 부분을 패터닝하여 하층 회로를 형성하고, 상기 제 2 프리프레그층의 상면에 형성된 동박과 그 상부에 동도금된 부분을 패터닝하여 상층 회로를 형성하여, 외층 회로를 형성하는 단계; 및 상기 동도금 레지스트를 박리하는 단계를 포함한다. The disclosed method of manufacturing a cavity-type printed circuit board includes preparing an insulating substrate; Coating copper foil on upper and lower surfaces of the insulating substrate; Forming a first through hole in the insulating substrate; Performing primary copper plating on the upper and lower surfaces of the insulating substrate and the inner circumferential surface of the through hole to electrically connect the upper and lower surfaces of the insulating substrate; Patterning upper and lower surfaces of the insulating substrate to form an inner circuit on the upper and lower surfaces of the insulating substrate; Preparing a first prepreg layer having a cavity processed so that a position corresponding to a portion where a semiconductor chip is to be mounted later is penetrated through the circuit formed on a lower surface of the insulating substrate; Preparing a copper foil laminated plate formed by laminating an insulating layer and copper foil, and cavity processing so that the copper foil laminated plate is formed through in advance so as to correspond to an open portion of the first prepreg layer on which a semiconductor chip will be mounted later; Inserting and laminating the first prepreg layer having a cavity between the bottom surface of the insulating substrate having inner layer circuits formed on the top and bottom surfaces of the insulating substrate and the cavity-treated copper foil laminate; Inserting and stacking a second prepreg layer between the upper surface and the lower surface of the insulating substrate having inner layer circuits formed on the upper and lower surfaces of the insulating substrate and the copper foil; A second prepreg layer laminated on the insulating substrate, an upper side of the insulating substrate and the copper foil, and a first prepreg layer laminated on the lower side of the insulating substrate and a second through hole vertically penetrating the entire copper foil laminate. Forming; Applying a copper plating resist so that a position corresponding to a portion of the circuit formed on the lower surface of the insulating substrate to correspond to the portion where the semiconductor chip is to be mounted later is not the second copper plating; Performing secondary copper plating on the inner circumferential surface of the second through hole, the lower surface of the copper foil laminated plate, and the upper surface of the copper foil formed on the upper surface of the second prepreg layer; And after performing the second copper plating, forming a lower layer circuit by patterning the copper foil laminate and the copper plated portion thereunder, and patterning the copper foil formed on the upper surface of the second prepreg layer and the copper plated portion thereof. Forming an upper layer circuit to form an outer layer circuit; And peeling the copper plating resist.
Description
도 1은 본 발명의 일 측면에 따른 캐비티형의 인쇄회로기판의 제조방법을 나타낸 흐름도,1 is a flow chart showing a manufacturing method of a cavity-type printed circuit board according to an aspect of the present invention;
도 2a는 도 1의 단계에서 내층회로가 형성된 기판의 단면도,2A is a cross-sectional view of a substrate on which an inner layer circuit is formed in the step of FIG. 1;
도 2b는 도 1의 단계에서 내층회로에 대하여 PSR(Photo Solder Resist)이 도포된 기판의 단면도,FIG. 2B is a cross-sectional view of a substrate coated with PSR (Photo Solder Resist) on an inner layer circuit in the step of FIG. 1;
도 2c는 도 1의 단계에서 캐비티 가공이 된 제 1 프리프레그층의 단면도,2C is a cross-sectional view of the first prepreg layer subjected to cavity processing in the step of FIG. 1,
도 2d는 도 1의 단계에서 내층회로가 형성된 기판의 상부에는 제 2 프리프레그층과 동박이 적층되고, 그 하부에는 동박 적층판과 캐비티 가공이 된 제 1 프리프레그층이 적층된 기판의 단면도,FIG. 2D is a cross-sectional view of a substrate in which a second prepreg layer and a copper foil are stacked on an upper portion of a substrate on which an inner layer circuit is formed in FIG. 1, and a copper foil laminate and a first prepreg layer having a cavity process are stacked thereon;
도 2e는 도 1의 단계에서 외층회로에 대하여 PSR이 도포된 단면도,FIG. 2E is a cross-sectional view in which PSR is applied to the outer circuit in the step of FIG. 1;
도 2f는 도 1의 단계에서 절연층에 대하여 캐비티 가공이 된 PCB(printed circuit board)의 단면도,FIG. 2F is a cross-sectional view of a printed circuit board (PCB) having a cavity processed with respect to the insulating layer in the step of FIG. 1;
도 3은 본 발명의 또 다른 측면에 따른 캐비티형의 인쇄회로기판의 제조방법을 나타낸 흐름도,3 is a flow chart showing a manufacturing method of a cavity-type printed circuit board according to another aspect of the present invention;
도 4a는 도 3의 단계에서 내층회로가 형성된 기판의 단면도,4A is a cross-sectional view of a substrate on which an inner layer circuit is formed in the step of FIG.
도 4b는 도 3의 단계에서 내층회로에 대하여 PSR이 도포된 기판의 단면도,4B is a cross-sectional view of the substrate coated with PSR for the inner circuit in the step of FIG. 3;
도 4c는 도 3의 단계에서 캐비티 가공이 된 제 1 프리프레그층의 단면도,4C is a cross-sectional view of the first prepreg layer subjected to cavity processing in the step of FIG. 3;
도 4d는 도 3의 단계에서 캐비티 가공이 된 동박 적층판의 단면도,Figure 4d is a cross-sectional view of the copper foil laminated plate subjected to the cavity processing in the step of Figure 3,
도 4e는 도 3의 단계에서 내층회로가 형성된 기판의 상부에는 제 2 프리프레그층과 동박이 적층되고, 그 하부에는 캐비티 가공이 된 제 1 프리프레그층과 동박 적층판이 적층된 기판의 단면도, 4E is a cross-sectional view of a substrate in which a second prepreg layer and a copper foil are laminated on an upper portion of a substrate on which an inner layer circuit is formed in FIG. 3, and a first prepreg layer and a copper foil laminate plate on which a cavity is processed are laminated;
도 4f는 도 3의 단계에서 도시된 공정을 완료한 PCB의 단면도이다. 4F is a cross-sectional view of a PCB that has completed the process shown in FIG. 3.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
100,300...인쇄회로기판 10...절연기판Printed
20...제 1관통홀 30...동박20 ... 1 through
35...제 1차 동도금 38...내층회로35
40...내층 PSR 50...제 1 프리프레그층40 ...
150,250...절연층 160,200,260...동박150,250 ... insulation layer 160,200,260 ... copper
170,270...동박 적층판 175...제 2관통홀170,270 copper foil laminated
180...제 2차 동도금 190...제 2프리프레그층180 ...
210...외층 PSR210.Outer layer PSR
본 발명은 캐비티(Cavity)형의 인쇄회로기판의 제조방법에 관한 것으로서, 보다 상세하게는 인쇄회로기판에 캐비티를 형성하여 그 캐비티에 차후 반도체 칩이 실장될 수 있도록 하여 반도체가 실장된 인쇄회로기판의 두께를 줄일 수 있을 뿐만 아니라 실장 면적을 줄일 수도 있는 캐비티형의 인쇄회로기판을 제조하는 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a cavity-type printed circuit board. More particularly, the present invention relates to a method of manufacturing a cavity-type printed circuit board. The present invention relates to a method of manufacturing a cavity-type printed circuit board that can reduce the thickness of the substrate and reduce the mounting area thereof.
일반적으로 배선회로의 면의 수에 따라 단면기판, 양면기판, 다층기판 등으로 분류된다. 그리고 단면 인쇄회로기판은 주로 라디오, 전화기, 간단한 계측기 등 회로구성이 비교적 복잡하지 않은 제품에 채용된다. 또한, 양면 인쇄회로기판은 주로 컬러TV, VTR, 팩시밀리 등 비교적 회로가 복잡한 제품에 사용된다. 이밖에 다층 인쇄회로기판은 32비트 이상의 컴퓨터, 전자교환기, 고성능 통신기기 등 고정밀 기기에 채용된다. Generally, they are classified into single-sided boards, double-sided boards, and multilayer boards according to the number of faces of the wiring circuit. Single-sided printed circuit boards are mainly used in products with relatively complicated circuit configurations such as radios, telephones, and simple measuring instruments. In addition, double-sided printed circuit boards are mainly used in relatively complex products such as color TV, VTR, facsimile. In addition, multilayer printed circuit boards are employed in high-precision devices such as 32-bit or more computers, electronic switchboards, and high-performance communication devices.
하지만 기존의 단면기판, 양면기판 및 다층기판은 관통 홀을 뚫어주어 그 곳에 부품의 다리를 삽입하여 부품을 실장하는 기술이 일반적으로 채용되고 있다. 이러한 종래의 인쇄회로기판은 관통 홀이 지나치게 많이 필요하며, 실장 면적이 커지게 되는 문제점이 있었다.However, existing single-sided boards, double-sided boards and multi-layered boards are generally employed to drill through holes and insert components therein to mount components. Such conventional printed circuit boards require too many through holes and have a large mounting area.
이와 같은 문제점을 해결하기 위하여, 표면실장방식을 통하여 인쇄회로기판을 만드는 방법이 도입되었지만, 표면실장방식 또한 실장 면적이 커지게 되는 문제점을 해소하지는 못하였다.In order to solve such a problem, a method of making a printed circuit board through the surface mounting method has been introduced, but the surface mounting method has not solved the problem of increasing the mounting area.
본 발명은 상기의 문제점을 해결하기 위하여 창출된 것으로서, 인쇄회로기판에 부품, 즉 반도체 칩을 실장해도 기판 실장 면적을 축소화시킬 수 있을 뿐만 아 니라, 전체적인 인쇄회로기판의 보드 두께도 줄일 수 있는 개선된 캐비티형의 인쇄회로기판의 제조방법을 제공하는 것을 목적으로 한다.The present invention was created in order to solve the above problems, and it is possible to reduce the board mounting area even when mounting a component, that is, a semiconductor chip on the printed circuit board, and to improve the board thickness of the entire printed circuit board. An object of the present invention is to provide a method of manufacturing a cavity-type printed circuit board.
본 발명의 다른 목적 및 장점들은 하기에 설명될 것이며, 본 발명의 실시예에 의해 알게 될 것이다. 또한 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 조합에 의해 실현될 수 있다.Other objects and advantages of the invention will be described below and will be appreciated by the embodiments of the invention. Further objects and advantages of the invention can be realized by means and combinations indicated in the claims.
상기의 목적을 달성하기 위한 본 발명의 캐비티형의 인쇄회로기판의 제조방법은, 절연기판을 준비하는 단계; 상기 절연기판의 상면 및 하면에 동박을 입히는 단계; 상기 절연기판에 제 1 관통홀을 형성하는 단계; 상기 절연기판의 상면과 하면을 전기적으로 접속되도록, 상기 절연기판의 상면과 하면 및 상기 관통홀의 내주면에 제 1차 동도금을 행하는 단계; 상기 절연기판의 상면과 하면을 패터닝하여 상기 절연기판의 상면 및 하면에 내층 회로를 형성하는 단계; 상기 절연기판의 하면에 형성된 회로 중 차후 반도체 칩이 실장될 부분에 대응되는 위치가 관통되어 개방되도록 캐비티 가공이 된 제 1 프리프레그층을 준비하는 단계; 절연층과 동박이 적층되어 이루어지는 동박 적층판을 준비하고, 차후 반도체 칩이 실장될 상기 제 1 프리프레그층의 개방 부분에 대응되도록, 상기 동박 적층판이 미리 관통 형성되도록 캐비티 가공하는 단계; 상기 절연기판의 상면 및 하면에 내층 회로가 형성된 절연기판의 하면과, 상기 캐비티 가공된 동박 적층판과의 사이에, 상기 캐비티 가공된 제 1 프리프레그층을 삽입하여 적층하는 단계; 상기 절연기판의 상면 및 하면에 내층 회로가 형성된 절연기판의 상면과, 동박과의 사이에, 제 2 프리프레그층을 삽입하여 적층하는 단계; 상기 절연기판, 상기 절연기판의 상측에 적층된 제 2 프리프레그층과 상기 동박, 및 상기 절연기판의 하측에 적층된 제 1 프리프레그층과 상기 동박 적층판 전체를 수직으로 관통하는 제 2 관통홀을 형성하는 단계; 상기 절연기판의 하면에 형성된 회로 중 차후 반도체 칩이 실장될 부분에 대응되는 위치가 제 2차 동도금이 되지 않도록 하기 위하여, 동도금 레지스트를 도포하는 단계; 상기 제 2 관통홀의 내주면과, 상기 동박 적층판의 하면과, 상기 제 2 프리프레그층의 상면에 형성된 동박의 상면을 제 2차 동도금을 행하는 단계; 및 상기 제 2차 동도금을 행한 후, 상기 동박 적층판과 그 하부에 동도금된 부분을 패터닝하여 하층 회로를 형성하고, 상기 제 2 프리프레그층의 상면에 형성된 동박과 그 상부에 동도금된 부분을 패터닝하여 상층 회로를 형성하여, 외층 회로를 형성하는 단계; 및 상기 동도금 레지스트를 박리하는 단계를 포함한다. Method of manufacturing a cavity-type printed circuit board of the present invention for achieving the above object comprises the steps of preparing an insulating substrate; Coating copper foil on upper and lower surfaces of the insulating substrate; Forming a first through hole in the insulating substrate; Performing primary copper plating on the upper and lower surfaces of the insulating substrate and the inner circumferential surface of the through hole to electrically connect the upper and lower surfaces of the insulating substrate; Patterning upper and lower surfaces of the insulating substrate to form an inner circuit on the upper and lower surfaces of the insulating substrate; Preparing a first prepreg layer having a cavity processed so that a position corresponding to a portion where a semiconductor chip is to be mounted later is penetrated through the circuit formed on a lower surface of the insulating substrate; Preparing a copper foil laminated plate formed by laminating an insulating layer and copper foil, and cavity processing so that the copper foil laminated plate is formed through in advance so as to correspond to an open portion of the first prepreg layer on which a semiconductor chip will be mounted later; Inserting and laminating the first prepreg layer having a cavity between the bottom surface of the insulating substrate having inner layer circuits formed on the top and bottom surfaces of the insulating substrate and the cavity-treated copper foil laminate; Inserting and stacking a second prepreg layer between the upper surface and the lower surface of the insulating substrate having inner layer circuits formed on the upper and lower surfaces of the insulating substrate and the copper foil; A second prepreg layer laminated on the insulating substrate, an upper side of the insulating substrate and the copper foil, and a first prepreg layer laminated on the lower side of the insulating substrate and a second through hole vertically penetrating the entire copper foil laminate. Forming; Applying a copper plating resist so that a position corresponding to a portion of the circuit formed on the lower surface of the insulating substrate to correspond to the portion where the semiconductor chip is to be mounted later is not the second copper plating; Performing secondary copper plating on the inner circumferential surface of the second through hole, the lower surface of the copper foil laminated plate, and the upper surface of the copper foil formed on the upper surface of the second prepreg layer; And after performing the second copper plating, forming a lower layer circuit by patterning the copper foil laminate and the copper plated portion thereunder, and patterning the copper foil formed on the upper surface of the second prepreg layer and the copper plated portion thereof. Forming an upper layer circuit to form an outer layer circuit; And peeling the copper plating resist.
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또한, 상기 제 1 프리프레그층이 적층되기 이전에, 상기 내층 회로가 형성된 절연기판의 하면과, 상기 제 1 프리프레그층과의 사이에 내층 PSR을 도포하는 단계를 더 포함할 수 있다.The method may further include applying an inner layer PSR between the lower surface of the insulating substrate on which the inner layer circuit is formed and the first prepreg layer before the first prepreg layer is stacked.
또한, 상기 외층 회로를 형성하는 단계 이후에, 상기 외층 회로를 PSR 도포하는 단계를 더 포함할 수 있다.In addition, after the forming of the outer layer circuit, PSR coating the outer layer circuit may be further included.
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이하 첨부된 도면을 참조로 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.Prior to this, terms or words used in the present specification and claims should not be construed as being limited to the common or dictionary meanings, and the inventors should properly explain the concept of terms in order to best explain their own invention. Based on the principle that can be defined, it should be interpreted as meaning and concept corresponding to the technical idea of the present invention.
따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.Therefore, the embodiments described in the specification and the drawings shown in the drawings are only one of the most preferred embodiments of the present invention and do not represent all of the technical idea of the present invention, various modifications that can be replaced at the time of the present application It should be understood that there may be equivalents and variations.
도 1은 본 발명의 일 측면에 따른 캐비티형의 인쇄회로기판의 제조방법을 나타낸 흐름도, 도 2a는 도 1의 단계에서 내층회로가 형성된 기판의 단면도이고, 도 2b는 도 1의 단계에서 내층회로에 대하여 PSR이 도포된 기판의 단면도이고, 도 2c는 도 1의 단계에서 캐비티 가공이 된 제 1 프리프레그층의 단면도이며, 도 2d는 도 1의 단계에서 내층회로가 형성된 기판의 상부에는 제 2 프리프레그층과 동박이 적층되고, 그 하부에는 동박 적층판과 캐비티 가공이 된 제 1 프리프레그층이 적층된 기판의 단면도이고, 도 2e는 도 1의 단계에서 외층회로에 대하여 PSR이 도포된 단면도이고, 도 2f는 도 1의 단계에서 절연층에 대하여 캐비티 가공이 된 PCB의 단면도이다. 1 is a flowchart illustrating a method of manufacturing a cavity-type printed circuit board according to an exemplary embodiment of the present invention. FIG. 2A is a cross-sectional view of a substrate on which an inner layer circuit is formed in the step of FIG. 1, and FIG. 2B is an inner layer circuit in the step of FIG. 1. 2C is a cross-sectional view of the first prepreg layer subjected to cavity processing in the step of FIG. 1, and FIG. 2D is a second portion of the substrate on which the inner layer circuit is formed in the step of FIG. 1. A prepreg layer and a copper foil are laminated, and a lower portion thereof is a sectional view of a substrate on which a copper foil laminate and a first prepreg layer subjected to cavity processing are laminated, and FIG. 2E is a sectional view in which PSR is applied to an outer layer circuit in the step of FIG. 2F is a cross-sectional view of a PCB having a cavity processed with respect to the insulating layer in the step of FIG. 1.
도 2a를 참조하면, 먼저 절연기판(10)을 준비한다(s10). 여기서, 절연기판(10)으로 사용될 수 있는 재료로는, 테프론, 세라믹, 에폭시 등을 들 수 있다. 다음으로 상기 절연기판의 상면 및 하면에 동박(30)을 입힌 다음(s20), 동박을 입힌 상기 절연기판의 수직방향으로 CNC(Computer Numerical Control) 가공으로 제 1 관통홀(20)을 형성한다(s30). 상기 관통홀(20)은 드릴을 사용하거나 레이저를 사용하여 천공할 수 있다. Referring to FIG. 2A, first, an insulating
다음으로, 상기 절연기판(10)의 상면과 하면을 전기적으로 접속되도록, 상기 절연기판(10)의 상면과 하면 및 상기 관통홀(20)의 내주면에 대하여 제 1차 동도금(35)을 행하게 된다(s40). 여기서 상기 관통홀(20)에 대하여 관통홀(20)을 메우는 비전도성 잉크 메움 인쇄(Plugging)를 선택적으로 할 수도 있다.Next, the first copper plating 35 is performed on the upper and lower surfaces of the insulating
다음으로, 상기 제 1 차 동도금(35)을 한 이후, 상기 절연기판의 상면과 하면에 동박(30)과 제 1 차 동금막층(35)의 일정 부분을 패터닝하여 원하는 회로를 형성하게 된다(s50). 이와 같이 상기 절연기판(10)의 상면과 하면에 형성된 회로를 내층회로(38)라고 한다. Next, after the primary copper plating 35 is formed, desired portions of the
다음으로, 도 2b를 참조하면, 제 1 프리프레그층(50;도 2c참조)이 적층되기 이전에, 상기 내층 회로(38)가 형성된 절연기판(10)의 하면과, 차후 절연기판(10)의 하면에 적층될 제 1 프리프레그층(50)과의 사이에 내층 PSR(40)을 도포하는 단계를 더 포함할 수 있다(s55). Next, referring to FIG. 2B, before the first prepreg layer 50 (see FIG. 2C) is stacked, the lower surface of the insulating
다음으로, 도 2c를 참조하면, 상기 절연기판의 하면에 형성된 내층회로(38) 중 차후 반도체 칩이 실장될 부분에 대응되는 위치가 관통되어 개방되도록 캐비티 가공이 된 제 1 프리프레그층(50)을 준비하는 단계를 할 수 있다(s60). 상기 프리프레그층은 반경화 상태이다. 이후 경화를 위하여 소정의 압력과 열을 가하는 경우가 일반적이다. 본 단계인 s60 단계와 상기에서 설명한 s55단계는 서로 그 순서를 바꾸어도 무방하다는 것은 당업자에게 자명한 사실이다. Next, referring to FIG. 2C, a
다음으로, 도 2d를 도시된 바와 같이, 내층 회로(38)가 형성된 절연기판(10)의 하면에 상기 제 1 프리프레그층(50)을 매개로 하여, 절연층(150)과 동박(160)이 적층되어 이루어진 동박 적층판(170)을 적층하게 된다(s70).Next, as shown in FIG. 2D, the insulating
마찬가지로, 도 2d에 도시된 바와 같이, 내층 회로(38)가 형성된 절연기판(10)의 상면에 제 2 프리프레그층(190)을 매개로 하여, 동박(200)을 적층하게 된다(s80). 여기서, 본 단계인 s70 단계와 상기에서 설명한 s80 단계는 서로 그 순서를 바꾸어도 무방하다는 것은 당업자에게 자명한 사실이며, s70단계와 s80단계를 동시에 할 수도 있음은 물론이다.Similarly, as shown in FIG. 2D, the
다음으로, 도 2e에 도시된 바와 같이, 상기 절연기판(10), 상기 절연기판의 상측에 적층된 제 2 프리프레그층(190)과 상기 동박(200), 및 상기 절연기판(10)의 하측에 적층된 제 1 프리프레그층(50)과 상기 동박 적층판(170) 전체를 수직으로 관통하는 제 2 관통홀(175)을 형성한다(s90). 제 1 관통홀(20)과 마찬가지로 CNC가공을 통하여 형성할 수도 있으며, 그 밖의 방법을 이용할 수도 있다. Next, as shown in FIG. 2E, the insulating
다음으로, 상기 제 2 관통홀(175)의 내주면과, 상기 동박 적층판(170)의 하면과, 상기 제 2 프리프레그층(190)의 상면에 형성된 동박(200)의 상면을 제 2차 동도금(180)을 행하게 된다(s100). Next, a second copper plating process may be performed on the inner circumferential surface of the second through
다음으로, 상기 제 2차 동도금(180)을 행한 후, 상기 동박 적층판(170)과 그 하부에 동도금된 부분(180)을 원하는 회로가 형성되도록 패터닝하여 하층 회로를 형성하고, 상기 제 2 프리프레그층(190)의 상면에 형성된 동박(200)과 그 상부에 동도금된 부분(180)을 패터닝하여 상층 회로를 형성하여, 상하층 회로로 이루어진 외층 회로를 형성한다(s110).Next, after performing the second copper plating 180, the copper foil laminated
다음으로, 상기 외층 회로에 대하여 외층 PSR(210)을 도포하는 단계를 더 포함할 수 있다(s115).Next, the method may further include applying an
끝으로, 도 2f에 도시된 바와 같이, 차후 반도체 칩이 실장될 상기 제 1 프리프레그층(50)의 개방 부분에 대응되도록, 상기 제 1 프리프레그층(50)의 하부에 형성된 상기 동박 적층판(170) 중 절연층(150)을 라우터로 캐비티 가공하여, 상기 제 1 프리프레그층(50)의 개방 부분과 일체로 차후 반도체 칩이 실장될 캐비티를 형성한다(s120).Finally, as shown in FIG. 2F, the copper foil laminate plate formed under the
상기 공정에서 s90 단계와 s100 단계의 사이에 경우에 따라서 원하는 회로 패턴을 형성하기 위하여 컨포말(conformal) 공정과 레이저 공정을 거치는 경우도 있다. 컨포말 공정은 레이저 공정으로 제거할 수 없는 동박을 제거한 다음, 레이저 공정으로 절연층, 즉 제 2 프리프레그층(190)을 제거하게 된다. 이것은 도 2e를 참조하면 쉽게 알 수 있다.In the above process, in some cases, a conformal process and a laser process may be performed between the steps s90 and s100 to form a desired circuit pattern. The conformal process removes the copper foil that cannot be removed by the laser process, and then removes the insulating layer, that is, the
도 3은 본 발명의 또 다른 측면에 따른 캐비티형의 인쇄회로기판의 제조방법을 나타낸 흐름도이고, 도 4a는 도 3의 단계에서 내층회로가 형성된 기판의 단면도이고, 도 4b는 도 3의 단계에서 내층회로에 대하여 PSR이 도포된 기판의 단면도이고, 도 4c는 도 3의 단계에서 캐비티 가공이 된 제 1 프리프레그층의 단면도이고, 도 4d는 도 3의 단계에서 캐비티 가공이 된 동박 적층판의 단면도이고, 도 4e는 도 3의 단계에서 내층회로가 형성된 기판의 상부에는 제 2 프리프레그층과 동박이 적층되고, 그 하부에는 캐비티 가공이 된 제 1 프리프레그층과 동박 적층판이 적층된 기판의 단면도이고, 도 4f는 도 3의 단계에서 도시된 공정을 완료한 PCB의 단면도이다. 3 is a flowchart illustrating a method of manufacturing a cavity-type printed circuit board according to another aspect of the present invention, FIG. 4A is a cross-sectional view of a substrate on which an inner layer circuit is formed in the step of FIG. 3, and FIG. 4B is a step in FIG. 3. Fig. 4C is a cross-sectional view of the first prepreg layer subjected to cavity processing in the step of Fig. 3, and Fig. 4D is a cross-sectional view of the copper foil laminated plate subjected to cavity processing in the step of Fig. 3. 4E is a cross-sectional view of a substrate in which a second prepreg layer and a copper foil are laminated on an upper portion of a substrate on which an inner layer circuit is formed in the step of FIG. 3, and a first prepreg layer and a copper foil laminate plate on which a cavity is processed are laminated. 4F is a cross-sectional view of a PCB that completes the process illustrated in the step of FIG. 3.
도 4a를 참조하면, 먼저 절연기판(10)을 준비한다(s10). 다음으로 상기 절연기판의 상면 및 하면에 동박(30)을 입힌 다음(s20), 동박을 입힌 상기 절연기판의 수직방향으로 CNC 가공으로 제 1 관통홀(20)을 형성한다(s30). 상기 관통홀(20)은 드릴을 사용하거나 레이저를 사용하여 천공할 수 있다. Referring to FIG. 4A, first, an insulating
다음으로, 상기 절연기판의 상면과 하면을 전기적으로 접속되도록, 상기 절연기판의 상면과 하면 및 상기 관통홀(20)의 내주면에 대하여 제 1차 동도금(35)을 행하게 된다(s40). 여기서 상기 관통홀(20)에 대하여 관통홀(20)을 메우는 비전도성 잉크 메움 인쇄(Plugging)를 선택적으로 할 수도 있다.Next, primary copper plating 35 is performed on the upper and lower surfaces of the insulating substrate and the inner circumferential surface of the through
다음으로, 상기 제 1 차 동도금(35)을 한 이후, 상기 절연기판의 상면과 하면에 동박(30)과 제 1 차 동도금막층(35)의 일정 부분을 패터닝하여 원하는 회로를 형성하게 된다(s50). 이와 같이 상기 절연기판(10)의 상면과 하면에 형성된 회로를 내층회로(38)라고 한다. Next, after the primary copper plating 35 is formed, a desired circuit is formed by patterning predetermined portions of the
다음으로, 도 4b를 참조하면, 제 1 프리프레그층(50)이 적층되기 이전에, 상기 내층 회로(38)가 형성된 절연기판(10)의 하면과, 차후 절연기판(10)의 하면에 적층될 제 1 프리프레그층(50)과의 사이에 내층 PSR(40)을 도포하는 단계를 더 포함할 수 있다(s55). Next, referring to FIG. 4B, before the
다음으로, 도 4c를 참조하면, 상기 절연기판의 하면에 형성된 내층회로(38) 중 차후 반도체 칩이 실장될 부분에 대응되는 위치가 관통되어 개방되도록 캐비티 가공이 된 제 1 프리프레그층(50)을 준비하는 단계를 할 수 있다(s60). 상기 프리프레그층은 반경화 상태이다. 이후 경화를 위하여 소정의 압력과 열을 가하는 경우가 일반적이다. Next, referring to FIG. 4C, a
다음으로, 도 4d를 도시된 바와 같이, 차후 반도체 칩이 실장될 상기 제 1 프리프레그층(50)의 개방 부분에 대응되도록, 절연층(250)과 동박(260)으로 이루어진 동박 적층판(270)을 미리 관통 형성하여 캐비티 가공을 한다(s175). Next, as shown in FIG. 4D, the
본 단계인 s60 단계 및 s175와 상기에서 설명한 s55단계는 서로 그 순서를 바꾸어도 무방하다는 것은 당업자에게 자명한 사실이다. It will be apparent to those skilled in the art that the steps s60 and s175 and the steps s55 described above may be reversed.
다음으로, 도 4e를 도시된 바와 같이, 내층 회로(38)가 형성된 절연기판(10)의 하면에 상기 s60 단계에서 캐비티 가공이 된 제 1 프리프레그층(50)을 매개로 하여, 상기 s175 단계에서 캐비티 가공이 된 절연층(250)과 동박(260)이 적층되어 이루어진 동박 적층판(270)을 적층하게 된다(s70).Next, as shown in FIG. 4E, the step S175 is performed on the bottom surface of the insulating
마찬가지로, 도 4e에 도시된 바와 같이, 내층 회로(38)가 형성된 절연기판(10)의 상면에 제 2 프리프레그층(190)을 매개로 하여, 동박(200)을 적층하게 된다(s80). 여기서, 본 단계인 s70 단계와 상기에서 설명한 s80 단계는 서로 그 순서를 바꾸어도 무방하다는 것은 당업자에게 자명한 사실이며, s70단계와 s80단계를 동시에 할 수도 있음은 물론이다.Similarly, as shown in FIG. 4E, the
다음으로, 도 4f에 도시된 바와 같이, 상기 절연기판(10), 상기 절연기판의 상측에 적층된 제 2 프리프레그층(190)과 상기 동박(200), 및 상기 절연기판(10)의 하측에 적층된 제 1 프리프레그층(50)과 상기 동박 적층판(270) 전체를 수직으로 관통하는 제 2 관통홀(175)을 형성한다(s90). 제 1 관통홀(20)과 마찬가지로 CNC가공을 통하여 형성할 수도 있으며, 그 밖의 방법을 이용할 수도 있다. Next, as shown in FIG. 4F, the
다음으로, 이후 실시될 s100 단계인 제 2 차 동도금을 행하기 이전에, 차후 반도체 칩이 실장될 부분, 즉 캐비티가 형성될 부분에 동도금이 되지 않도록 하기 위하여 동도금 레지스트를 도포한다(s190).Next, before performing the second copper plating, which is a step S100, to be performed later, a copper plating resist is applied to prevent copper plating from the portion where the semiconductor chip is to be mounted, that is, the portion where the cavity is to be formed (S190).
다음으로, 상기 제 2 관통홀(175)의 내주면과, 상기 동박 적층판(270)의 하면과, 상기 제 2 프리프레그층(190)의 상면에 형성된 동박(200)의 상면을 제 2차 동도금(180)을 행하게 된다(s100). 여기서, 상기 s190 단계에서 동도금 레지스트가 도포된 부분, 다시 말해 차후 반도체 칩이 실장될 부분인 캐비티 부분은 동도금이 도포되지 않는다. Next, a second copper plating process may be performed on an inner circumferential surface of the second through
다음으로, 상기 제 2차 동도금(180)을 행한 후, 상기 동박 적층판(270)과 그 하부에 동도금된 부분(180)을 원하는 회로가 형성되도록 패터닝하여 하층 회로를 형성하고, 상기 제 2 프리프레그층(190)의 상면에 형성된 동박(200)과 그 상부에 동도금된 부분(180)을 패터닝하여 상층 회로를 형성하여, 상하층 회로로 이루어진 외층 회로를 형성한다(s110).Next, after performing the second copper plating 180, the
다음으로, 상기 s190 단계에서 도포하였던 동도금 레지스트를 박리하는 공정을 실시한다. 상기 외층 회로에 대해서는 외층 PSR(210)을 도포하는 단계를 더 포함할 수 있다(s115).Next, a process of peeling the copper plating resist applied in step S190 is performed. The outer layer circuit may further include applying an outer layer PSR 210 (S115).
상기와 같은 공정을 거친 인쇄회로기판은 최종 캐비티 공정을 거침으로써 도 4f에 도시된 바와 같은 인쇄회로기판을 완성하게 되는 것이다. The printed circuit board that has undergone the above process is to complete the printed circuit board as shown in FIG. 4F by undergoing a final cavity process.
상기 공정에서 s90 단계와 s190 단계의 사이에 경우에 따라서 원하는 회로 패턴을 형성하기 위하여 컨포말(conformal) 공정과 레이저 공정을 거치는 경우도 있다. 컨포말 공정은 레이저 공정으로 제거할 수 없는 동박을 제거한 다음, 레이저 공정으로 절연층, 즉 제 2 프리프레그층(190)을 제거하게 된다. 이것은 도 4f를 참조하면 쉽게 알 수 있다.In the above process, in some cases, a conformal process and a laser process may be performed to form a desired circuit pattern between steps s90 and s190. The conformal process removes the copper foil that cannot be removed by the laser process, and then removes the insulating layer, that is, the
앞선 도 1 및 도 2a 내지 도 2f를 참조하여 설명한 실시예와 비교하여 보면,상기 실시예에서는 동박 적층판(170) 중 절연층(150)을 마지막 단계인 s120에서 캐비티 가공하였지만, 본 실시예에서는 동박 적층판(270)을 s175 단계에서 미리 캐비티 가공한다는 점에서 차이가 있다. 1 and 2A to 2F, the insulating
상술한 바와 같이 본 발명의 캐비티 형의 인쇄회로기판의 제조방법은 다음과 같은 효과를 제공한다.As described above, the method of manufacturing a cavity-type printed circuit board of the present invention provides the following effects.
인쇄회로기판의 캐비티 내부로 부품이나 반도체 칩을 실장 할 때 기판 실장 면적의 축소화를 실현할 수 있을 뿐만 아니라, 전체적인 보드 두께도 줄일 수 있는 효과를 제공한다. 부수적으로, 이를 이용하는 기기들의 소형화가 가능하게 되는 효과가 있다.When mounting components or semiconductor chips into the cavity of a printed circuit board, not only can the board mounting area be reduced, but also the overall board thickness can be reduced. Incidentally, there is an effect that miniaturization of the devices using the same.
이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 한정되지 않으며 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술 사상과 아래에 기재될 특허청구범위의 균등 범위 내에서 다양한 수정 및 변형 가능함은 물론이다.As mentioned above, although this invention was demonstrated by the limited embodiment and drawing, this invention is not limited to this and it is described by the person of ordinary skill in the art to this invention, and below. Various modifications and variations are possible without departing from the scope of the appended claims.
Claims (5)
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