KR100536315B1 - Semiconductor packaging substrate and manufacturing method thereof - Google Patents
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Abstract
본 발명은 캐리어 메탈층의 일측면에는 반도체 소자가 내장되는 캐비티를 형성하고, 다른 일측면에는 빌드업 방식(build-up)에 의한 다층의 회로층을 형성한 후, 상기 반도체 소자와 회로층이 상호 전기적으로 연결된 구조를 형성함으로써, 박판 빌드업 회로층의 구현이 가능한 반도체 패키지 기판 및 그 제조 방법에 관한 것이다.The present invention forms a cavity in which a semiconductor device is built in one side of the carrier metal layer, and forms a multi-layered circuit layer by a build-up on the other side, and then the semiconductor device and the circuit layer By forming a structure electrically connected to each other, the present invention relates to a semiconductor package substrate and a method for manufacturing the thin plate build-up circuit layer.
Description
본 발명은 반도체 패키지 기판 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor package substrate and a method of manufacturing the same.
보다 구체적으로는, 캐리어 메탈층의 일측면에는 빌드업 방식(build-up)에 의하여 다층의 코어리스(coreless) 회로층이 형성되어 있고, 다른 일측면에는 상기 회로층에 다이 어태치 되는 반도체 소자가 내장되는 캐비티가 형성된 반도체 패키지 기판 및 그 제조 방법에 관한 것이다.More specifically, a multilayer coreless circuit layer is formed on one side of the carrier metal layer by a build-up, and the semiconductor element die-attached to the circuit layer on the other side. The present invention relates to a semiconductor package substrate having a cavity in which is embedded and a method of manufacturing the same.
전자제품이 소형화, 박판화, 고밀도화, 팩키지(package)화 및 개인휴대화로 경박 단소화되는 추세에 따라 다층 인쇄회로기판 역시 미세패턴(fine pattern)화, 소형화 및 팩키지화가 동시에 진행되고 있다. 이에 다층 인쇄회로기판의 미세패턴 형성, 신뢰성 및 설계밀도를 높이기 위해 원자재의 변경과 함께 회로의 층구성을 복합화하는 구조로 변화하는 추세이고, 부품 역시 DIP(Dual In-Line Package) 타입에서 SMT(Surface Mount Technology) 타입으로 변경되면서 그 실장밀도 역시 높아지고 있는 추세이다. 또한 전자기기의 휴대화와 더불어 고기능화, 인터넷, 동영상, 고용량의 데이터 송수신 등으로 인쇄회로기판의 설계가 복잡해지고 고난이도의 기술을 요하게 된다.As electronic products become smaller and thinner, thinner, denser, more compact, and smaller in size, more and more, multilayer printed circuit boards are also undergoing fine patterns, miniaturization, and packaging. Accordingly, in order to increase the micropattern formation, reliability, and design density of multilayer printed circuit boards, there is a tendency to change the structure of the multilayer structure of the circuit together with the change of raw materials, and the parts are also SMT (Dual In-Line Package) type. As the surface mount technology type is changed, the mounting density is also increasing. In addition to the portableization of electronic devices, high functionalization, the Internet, moving pictures, and high-capacity data transmission and reception make the design of printed circuit boards complicated and require high-level technology.
인쇄회로기판에는 절연기판의 한쪽 면에만 배선을 형성한 단면 PCB, 양쪽 면에 배선을 형성한 양면 PCB 및 다층으로 배선한 MLB(다층 인쇄회로기판;Multi Layered Board)가 있다. 과거에는 부품 소자들이 단순하고 회로 패턴도 간단하여 단면 PCB를 사용하였으나, 최근에는 회로의 복잡도 증가하고 고밀도 및 소형화 회로에 대한 요구가 증가하여 대부분 양면 PCB 또는 MLB를 사용하는 것이 일반적이다. 본 발명은 이들 중 MLB의 제조 방법에 관한 것이다.The printed circuit board includes a single-sided PCB in which wiring is formed only on one side of the insulated substrate, a double-sided PCB in which wiring is formed on both sides, and an MLB (Multi Layered Board) that is wired in multiple layers. In the past, single-sided PCBs were used because of simple components and simple circuit patterns. However, in recent years, due to increased complexity of circuits and increased demand for high-density and miniaturized circuits, it is common to use double-sided PCBs or MLBs. The present invention relates to a process for producing MLB among them.
MLB는 배선 영역을 확대하기 위해 배선이 가능한 층을 추가로 형성한 것이다. 구체적으로, MLB는 내층과 외층으로 구분되며 내층의 재료로서 박판코어(Thin Core; T/C)를 사용하고, 외층과 내층을 프리플렉으로 접착한 구조의 4층 MLB(내층 2층, 외층 2층)가 기본이다. 즉, 다층 인쇄회로기판은 최소 4층 이상이다. 회로의 복잡도 증가에 따라 6층,8층,10층 이상으로 구성되기도 한다. The MLB is an additional wiring layer formed to enlarge the wiring area. Specifically, MLB is divided into an inner layer and an outer layer, and a four-layer MLB (two inner layers and two outer layers) having a thin core (T / C) as a material of the inner layer and pre-gluing the outer layer and the inner layer with a preplex. Floor). That is, the multilayer printed circuit board has at least four layers. As the complexity of the circuit increases, it may be composed of six, eight, and ten or more layers.
내층에는 전원회로, 접지회로, 신호회로 등을 형성하며, 내층과 외층간 또는 외층 사이에는 프리플렉을 끼워 넣어 절연과 접착을 행한다. 이때, 각 층의 배선은 비아홀(도통홀)을 이용하여 연결한다.A power circuit, a ground circuit, a signal circuit, and the like are formed in the inner layer, and a preplex is sandwiched between the inner layer and the outer layer or between the outer layers to insulate and bond. At this time, the wiring of each layer is connected using a via hole (conducting hole).
MLB는 배선밀도를 획기적으로 늘릴 수 있다는 큰 장점이 있으나, 그 만큼 제조 공정이 복잡하게 되는 어려움이 있다. 특히 내층은 종래의 빌드업 방식에 따른 경우 공정이 완료되면 변형이 불가능하므로 내층에 오류가 있는 경우 완성된 모든 제품이 불량으로 되어 버린다. 이러한 오류를 미연에 방지하기 위해 많은 검사장치가 개발되어 사용되고 있다.MLB has a great advantage that it can significantly increase the wiring density, but there is a difficulty that the manufacturing process is complicated. In particular, since the inner layer is not deformable when the process is completed according to the conventional build-up method, if there is an error in the inner layer, all the finished products become defective. Many inspection devices have been developed and used to prevent such errors in advance.
이하, 도 1을 참조하여 종래의 빌드업 방식에 의하여 형성되는 패키지기판의 제조 공정을 상세하게 설명한다.Hereinafter, a manufacturing process of a package substrate formed by a conventional build-up method will be described in detail with reference to FIG. 1.
여기서, 빌드업 방식이란 회로패턴이 형성되는 내층을 형성하고, 그 위에 추가적으로 외층들을 한층씩 쌓아나가는 방식의 제조 방법을 말한다.Here, the build-up method refers to a manufacturing method of forming an inner layer on which a circuit pattern is formed, and additionally stacking outer layers one by one.
먼저, 도 1a에 도시된 바와 같이, 절연층(103)을 개재하여 양면에 박막의 동박(102)이 형성된 동박적층원판(CCL;Copper Clad Laminate)(101)을 제공한다.First, as shown in FIG. 1A, a copper clad laminate (CCL) 101 having a thin copper foil 102 formed on both surfaces thereof is provided through an insulating layer 103.
여기서, 동박적층원판(101)은 일반적으로 인쇄회로기판이 제조되는 원판으로 절연층에 얇게 구리를 입힌 얇은 적층판으로서, 그 용도에 따라 유리/에폭시 동박적층판, 내열수지 동박적층판, 종이/페놀 동박적층판, 고주파용 동박적층판, 플렉시블 동박적층판(폴리이미드 필름) 및 복합 동박적층판 등 여러 가지가 있으나, 양면 PCB 및 다층 PCB 제작에는 주로 유리/에폭시 동박 적층판이 사용된다.Here, the copper-clad laminate 101 is a disk made of a printed circuit board is generally a thin laminated plate with a thin copper coating on the insulating layer, depending on the purpose of use, glass / epoxy copper-clad laminate, heat-resistant resin copper-clad laminate, paper / phenol copper-clad laminate There are many kinds of high frequency copper clad laminates, flexible copper clad laminates (polyimide films) and composite copper clad laminates, but glass / epoxy copper clad laminates are mainly used for double-sided PCBs and multilayer PCBs.
유리/에폭시 동박적층원판은 유리 섬유에 에폭시 수지(Epoxy Resin:수지와 경화제의 배합물)을 침투시킨 보강기재와 동박으로 만들어진다. 유리/에폭시 동박적층판은 보강기재에 따라 구분되는데, 일반적으로 FR-1∼FR-5와 같이 NEMA(National Electrical Manufacturers Association: 국제전기공업협회)에서 정한 규격에 의해 보강기재와 내열성에 따른 등급이 정해져 있다. 이들 등급 중에서, FR-4가 가장 많이 사용되고 있으나, 최근에는 수지의 Tg(유리전이 온도) 특성 등을 향상시킨 FR-5의 수요도 증가하고 있다.Glass / epoxy copper clad laminates are made of copper foil and reinforcing substrates that have impregnated epoxy resin (a combination of resin and hardener) into glass fibers. Glass / epoxy copper clad laminates are classified according to reinforcement materials. Generally, grades according to reinforcement materials and heat resistance are determined by standards set by the National Electrical Manufacturers Association (NEMA), such as FR-1 to FR-5. have. Among these grades, FR-4 is most commonly used, but in recent years, the demand for FR-5, which has improved the Tg (glass transition temperature) characteristics of resins, has also increased.
이후, 도1b에 도시된 바와 같이, 상기 동박적층원판(101)에 드릴링 가공에 의해 층간 접속을 위한 비아홀(104)을 형성한다.Thereafter, as shown in FIG. 1B, via holes 104 for interlayer connection are formed in the copper-clad laminate 101 by drilling.
상술한 바와 같이, 동박적층원판(101)에 비아홀(104)을 형성한 후, 도1c에 도시된 바와 같이, 상기 동박층 및 비아홀에 대한 무전해 동도금 및 전해 동도금을 수행하여 동도금층(105)을 형성한다.As described above, after forming the via hole 104 in the copper foil laminated disc 101, as shown in Figure 1c, by performing electroless copper plating and electrolytic copper plating on the copper foil layer and the via hole copper plating layer 105 To form.
여기서, 무전해 동도금을 먼저 행하고 그 다음 전해 동도금을 행하는 이유는 절연층 위에서는 전기가 필요한 전해 동도금을 실시할 수 없기 때문이다. 즉, 전해 동도금에 필요한 도전성 막을 형성시켜주기 위해서 그 전처리로서 얇게 무전해 동도금을 한다. 무전해 동도금은 처리가 어렵고 경제적이지 못한 단점이 있기 때문에, 회로 패턴의 도전성 부분은 전해 동도금으로 형성하는 것이 바람직하다.Here, electroless copper plating is performed first and then electrolytic copper plating is performed because electrolytic copper plating that requires electricity cannot be performed on the insulating layer. That is, in order to form the electroconductive film required for electrolytic copper plating, electroless copper plating is thinly performed as the pretreatment. Since electroless copper plating has a disadvantage in that it is difficult to process and economical, it is preferable to form the conductive portion of the circuit pattern by electrolytic copper plating.
상술한 바와 같이 무전해 및 전해 동도금을 수행한 후, 도 1d에 도시된 바와 같이, 비아홀(104)의 내벽에 형성된 무전해 및 전해 동도금층(105)을 보호하기 위해 상기 비아홀의 내부 영역에 페이스트(106)를 충진한다. After the electroless and electrolytic copper plating is performed as described above, as shown in FIG. 1D, paste is applied to the inner region of the via hole to protect the electroless and electrolytic copper plating layer 105 formed on the inner wall of the via hole 104. Fill (106).
여기서, 페이스트(106)는 절연성의 잉크재질을 사용하는 것이 일반적이나, 인쇄회로기판의 사용 목적에 따라 도전성 페이스트도 사용될 수 있다. 도전성 페이스트는 주성분이 Cu, Ag, Au, Sn, Pb 등의 금속을 단독 또는 합금 형식으로 유기 접착제와 함께 혼합한 것이다. 그러나, 이와 같은 페이스트 충진 과정은 MLB의 제조 목적에 따라 생략될 수 있다.Here, the paste 106 generally uses an insulating ink material, but a conductive paste may also be used depending on the purpose of the printed circuit board. The conductive paste is obtained by mixing a metal such as Cu, Ag, Au, Sn, Pb as a main component alone or in an alloy form with an organic adhesive. However, this paste filling process may be omitted depending on the purpose of producing MLB.
상술한 바와 같이, 비아홀의 내부 영역을 페이스트를 충진시킨 후, 도 1e에 도시된 바와 같이, 내층 회로의 회로 패턴 형성을 위한 에칭 레지스트 패턴(107)을 형성한다. As described above, after the paste is filled in the inner region of the via hole, as shown in FIG. 1E, an etching resist pattern 107 for forming a circuit pattern of the inner layer circuit is formed.
에칭 레지스트 패턴(107)을 형성하기 위해서는 아트워크 필름에 인쇄된 회로 패턴을 기판 상에 전사하여야 한다. 전사하는 방법에는 여러 가지 방법이 있으나, 가장 흔히 사용되는 방법으로는 감광성의 드라이 필름을 사용하여 자외선에 의해 아트 워크 필름에 인쇄된 회로 패턴을 드라이 필름으로 전사하는 방식이다. 최근에는 드라이 필름 대신에 LPR(Liquid Photo Resist)을 사용하기도 한다.In order to form the etching resist pattern 107, the circuit pattern printed on the artwork film must be transferred onto the substrate. There are various methods of transferring, but the most commonly used method is a method of transferring a circuit pattern printed on an artwork film by ultraviolet light to a dry film using a photosensitive dry film. Recently, LPR (Liquid Photo Resist) is used instead of dry film.
회로 패턴이 전사된 드라이 필름 또는 LPR은 에칭 레지스트(107)로서 역할을 하게 되고, 기판을 에칭액에 담궈 주면, 도1f에 도시된 바와 같이, 에칭 레지스트 패턴(107)이 형성되지 않은 영역의 동박층(105)이 제거되어 소정의 회로 패턴이 형성된다.The dry film or LPR to which the circuit pattern is transferred serves as the etching resist 107, and when the substrate is immersed in the etching solution, as shown in FIG. 1F, the copper foil layer in the region where the etching resist pattern 107 is not formed. 105 is removed to form a predetermined circuit pattern.
회로 패턴을 형성하고 나면, 여기에 내층 회로가 제대로 형성되었는가를 검사하기 위해 AOI(Automatic Optical Inspection)등의 방법으로 회로의 외관을 검사하고, 흑화(Black Oxide) 처리 등의 표면처리를 행한다.After the circuit pattern is formed, the appearance of the circuit is inspected by AOI (Automatic Optical Inspection) or the like to check whether the inner layer circuit is properly formed thereon, and the surface treatment such as black oxide treatment is performed.
AOI(Automatic Optical Inspection)는 자동으로 PCB의 외관을 검사하는 장치이다. 이 장치는 영상 센서와 컴퓨터의 패턴 인식 기술을 이용하여 기판의 외관상태를 자동으로 검사한다. 영상센서로 검사대상 회로의 패턴정보를 읽어 들인 후 이를 기준데이터와 비교하여 불량을 판독한다. AOI (Automatic Optical Inspection) is a device that automatically inspects the appearance of the PCB. The device automatically checks the appearance of the substrate using image sensors and computer pattern recognition technology. The pattern information of the circuit to be inspected is read by the image sensor and compared with the reference data to read the defect.
AOI 검사를 이용하면, 랜드(PCB의 부품이 실장될 부분)의 에뉼러 링(Annular ring)의 최소치 및 전원의 접지 상태까지 검사할 수 있다. 또한, 배선패턴의 폭을 측정할 수 있고 홀의 누락도 검사할 수 있다. 다만 홀 내부의 상태를 검사하는 것은 불가능하다.Using AOI inspection, it is possible to inspect the minimum of the annular ring of the land (the part where the component of the PCB will be mounted) and the ground state of the power supply. In addition, the width of the wiring pattern can be measured and missing holes can be checked. It is not possible to check the condition inside the hall.
흑화처리는 배선패턴이 형성된 내층을 외층과 접착시키기 전에 접착력 및 내열성의 강화를 위해 행하는 공정이다.A blackening process is a process performed to strengthen adhesive force and heat resistance, before bonding the inner layer in which the wiring pattern was formed with an outer layer.
상술한 바와 같이 회로패턴을 형성한 후, 도1g에 도시된 바와 같이, 기판의 양면에 RCC(Resin Coated Copper) 또는 코어리스(coreless) 자재를 사용하여 적층한다.After the circuit pattern is formed as described above, as shown in FIG. 1G, both sides of the substrate are laminated using Resin Coated Copper (RCC) or a coreless material.
본 발명서에는 RCC을 사용하여 형성하는 방법에 대하여 설명한다. In this invention, the method to form using RCC is demonstrated.
여기서, RCC는 수지층(108)의 한쪽 면에만 동박층(109)이 형성된 기판으로서, 수지층(108)은 회로층 간의 절연체 역할을 수행한다.Here, the RCC is a substrate in which the copper foil layer 109 is formed only on one surface of the resin layer 108, and the resin layer 108 serves as an insulator between the circuit layers.
이후, 도1h에 도시된 바와 같이, 내층과 외층간의 접기 접속 역할을 하는 블라인드 비아홀(110)을 가공한다. Thereafter, as illustrated in FIG. 1H, the blind via hole 110 serving as a folding connection between the inner layer and the outer layer is processed.
이때, 상기 블라인드 비아홀(110)은 기계적 드릴링을 사용할 수도 있으나, 관통홀을 가공할 때보다 정밀한 가공을 요하므로 YAG(Yttrium Aluminum Garnet)레이저나 CO2 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO2 레이저는 절연층만 가공할 수 있는 레이저이다.In this case, the blind via hole 110 may be mechanical drilling, but it is preferable to use YAG (Yttrium Aluminum Garnet) laser or CO2 laser because it requires more precise processing than when processing the through hole. The YAG laser is a laser capable of processing both a copper foil layer and an insulating layer, and the CO2 laser is a laser capable of processing only an insulating layer.
상술한 바와 같이 블라인드 비아홀을 형성한 후, 도 1i에 도시된 바와 같이, 도금 공정에 의해 외층(111)을 적층한다.After forming the blind via hole as described above, as illustrated in FIG. 1I, the outer layer 111 is laminated by a plating process.
이후, 도 1j에 도시된 바와 같이, 상기 외층(111)에 전술한 내층의 회로 패턴 형성 방법과 마찬가지 방법을 사용하여 외층에 회로 패턴을 형성한다. 그리고 나서, 내층 회로 패턴을 형성한 후와 마찬가지로, 다시 회로 검사 및 표면 처리를 행한다. Thereafter, as illustrated in FIG. 1J, the circuit pattern is formed on the outer layer by using the same method as the above-described inner circuit pattern forming method on the outer layer 111. Then, circuit inspection and surface treatment are performed again, similarly after forming an inner layer circuit pattern.
이후, 도 1k에 도시된 바와 같이, 기판의 양면에 추가적인 외층 적층을 위한 RCC 또는 코어리스(coreless) 자재를 사용하여 적층한다.Thereafter, as shown in FIG. 1K, lamination is performed on both sides of the substrate using RCC or coreless materials for additional outer layer deposition.
본 발명서에는 RCC을 사용하여 형성하는 방법에 대하여 설명한다. In this invention, the method to form using RCC is demonstrated.
여기서, 상기 RCC는 역시 수지층(112) 및 한쪽 면에 동박층(113)을 포함하고, 수지층(112)은 다른 회로층과의 절연체 역할을 한다.Here, the RCC also includes a resin layer 112 and a copper foil layer 113 on one side, and the resin layer 112 serves as an insulator from other circuit layers.
상술한 바와 같이 RCC층을 형성한 후, 도 1l에 도시된 바와 같이, 전술한 바와 같은 레이저 드릴링에 의해 원래 외층과 추가 외층간의 접속을 위한 블라인드 비아홀(114)을 가공한다.After forming the RCC layer as described above, as shown in FIG. 1L, the blind via hole 114 for connection between the original outer layer and the additional outer layer is processed by laser drilling as described above.
이후, 도 1m에 도시된 바와 같이, 도금 공정에 의해 추가적인 외층(115)을 적층한다.Thereafter, as shown in FIG. 1M, an additional outer layer 115 is laminated by a plating process.
상술한 바와 같이 추가적인 외층(115)을 형성한 후, 도 1n에 도시된 바와 같이, 추가된 외층(115)에 대하여 소정의 회로패턴 공정을 수행하여 반도체 칩을 다이 어태치 시키기 위한 범프를 형성하기 위한 영역(116)을 형성한다.After the additional outer layer 115 is formed as described above, as illustrated in FIG. 1N, a bump is formed to die attach the semiconductor chip by performing a predetermined circuit pattern process on the added outer layer 115. To form a region 116.
이후, 도 10에 도시된 바와 같이, 반도체 소자를 어태치 시기기 위한 솔더 패이스트로 구성된 다이 어태치용 범프(117)를 최종적으로 형성함으로써, 6층 형상의 패키지기판을 형성한다.Thereafter, as shown in FIG. 10, a die attach bump 117 formed of solder paste for attaching the semiconductor element is finally formed, thereby forming a six-layer package substrate.
상술한 바와 같이 최종적인 패키지기판을 형성한 후, 도 1p에 도시된 바와 같이, 상기 다이 어태치용 범프(117)에 소정의 반도체 소자(118)를 어태치 한 후 몰딩처리를 수행함으로써, 최종적인 반도체 패키지를 형성하였다.After forming the final package substrate as described above, as shown in Figure 1p, by attaching a predetermined semiconductor element 118 to the die attach bump 117 and then performing a molding process, The semiconductor package was formed.
그러나, 종래의 이와 같은 반도체 패키지의 경우, CCL 형태의 두꺼운 core 층의 상·하층에 build-up 층을 형성하였기 때문에 필연적으로 기판의 두께가 두꺼워지고, 이로 인하여 고밀도, 고속화, 소형화 대응이 불가능 할 뿐만 아니라 시스템의 집적화를 형성하는 데 문제점이 있었다.However, in the case of the conventional semiconductor package, since the build-up layer is formed on the upper and lower layers of the CCL-type thick core layer, the thickness of the substrate is inevitably thick, which makes it impossible to cope with high density, high speed, and miniaturization. In addition, there was a problem in forming the integration of the system.
또한, 종래의 반도체 패키지는 상술한 바와 같이 CCL 형태의 두꺼운 core 층의 상·하층에 build-up 층을 형성하였기 때문에 경박단소화 추세에 대처하기에는 한계가 있었을 뿐만 아니라 고기능화에 대응하여 다층화 되면서 제조 단가 또한 급격히 증가하는 문제점이 또한 있었다.In addition, since the semiconductor package has a build-up layer formed on the upper and lower layers of the CCL-type thick core layer as described above, there is a limit to cope with the trend of lighter and shorter reduction, as well as the manufacturing cost as it is multi-layered in response to high functionalization. There was also a problem of rapidly increasing.
본 발명은 상술한 바와 같은 문제를 해결하기 위하여, 캐리어 금속의 일측면에는 반도체 소자가 내장되는 캐비티가 형성되어 있고, 다른 일측면에는 빌드업 방식(build-up)에 의한 다층의 회로층이 형성된 반도체 패키지 기판 및 그 제조 방법을 제공하는 데 있다.According to the present invention, in order to solve the above problems, a cavity in which a semiconductor device is built is formed on one side of the carrier metal, and a multilayer circuit layer is formed on the other side by a build-up. The present invention provides a semiconductor package substrate and a method of manufacturing the same.
이러한 목적을 달성하기 위한 본 발명에 따른 반도체 패키지 기판은, 캐리어 메탈층과; 상기 캐리어 메탈층의 일측면상에 빌드업 방식에 의하여 형성된 회로층과; 상기 캐리어 메탈층의 다른 일측면에 대한 에칭 공정에 의하여 형성되고, 상기 회로층과 다이 어태치 되는 반도체 소자가 내장되는 캐비티와; 상기 반도체 칩이 내장된 상기 캐비티를 소정의 절연부재로 몰딩하는 몰딩부를 포함하여 구성된 것을 특징으로 한다. The semiconductor package substrate according to the present invention for achieving this object, the carrier metal layer; A circuit layer formed on one side of the carrier metal layer by a buildup method; A cavity formed by an etching process on the other side of the carrier metal layer and in which a semiconductor element die-attached with the circuit layer is embedded; And a molding part configured to mold the cavity having the semiconductor chip embedded therein into a predetermined insulating member.
또한, 본 발명에 다른 반도체 패키지 제조 방법은, 접착재를 개재하여 한쌍의 캐리어 매탈층이 상호 대향된 구조를 갖는 코어층을 제공하는 제 1 단계; 상기 코어층을 구성하는 상기 캐리어 매탈층의 일측면상에 빌드업 방식에 의한 회로층을 형성하는 제 2 단계; 상기 코어층의 접착재를 소정의 방식에 의하여 용해하여 상기 회로층이 형성된 상기 캐리어 매탈층을 분리하는 제 3 단계; 상기 분리된 캐리어 매탈층의 다른 일측면에 에칭 공정에 의하여 반도체 소자를 내장하기 위한 캐비티를 형성하는 제 4 단계; 상기 캐비티에 내장된 반도체 소자를 범프 접합에 의하여 상기 회로층에 다이 어태치하는 제 5 단계; 및 상기 반도체 소자가 내장된 상기 캐비티를 소정의 절연부재를 이용하는 몰딩처리하는 제 6 단계를 포함하여 구성된 것을 특징으로 한다. In addition, another method of manufacturing a semiconductor package according to the present invention includes a first step of providing a core layer having a structure in which a pair of carrier buried layers oppose each other through an adhesive material; A second step of forming a circuit layer by a build-up method on one side of the carrier buried layer constituting the core layer; A third step of dissolving the adhesive material of the core layer by a predetermined method to separate the carrier buried layer in which the circuit layer is formed; A fourth step of forming a cavity for embedding the semiconductor device by an etching process on the other side of the separated carrier buried layer; Die attaching the semiconductor element embedded in the cavity to the circuit layer by bump bonding; And a sixth step of molding the cavity having the semiconductor device embedded therein using a predetermined insulating member.
이하, 첨부도면을 참조하여 본 발명에 따른 패키지 기판 및 그 제조 방법에 대하여 상세하게 설명한다.Hereinafter, a package substrate and a manufacturing method thereof according to the present invention will be described in detail with reference to the accompanying drawings.
먼저, 도 2를 참조하여 본 발명에 따른 빌드업 방식에 의한 다층의 회로층이 형성된 패키지 기판의 구성을 설명한다.First, with reference to FIG. 2, the structure of the package substrate in which the multilayer circuit layer by the buildup system which concerns on this invention is formed is demonstrated.
본 발명에 따른 빌드업 회로층이 형성된 반도체 패키지 기판(100)은, 도 2에 도시된 바와 같이, 캐리어 메탈층(110), 회로층(120), 반도체 소자(140)가 내장되는 캐비티(130) 및 몰딩부(150)를 포함하여 구성된다.As shown in FIG. 2, the semiconductor package substrate 100 having the build-up circuit layer according to the present invention includes a cavity 130 in which the carrier metal layer 110, the circuit layer 120, and the semiconductor device 140 are embedded. ) And the molding unit 150.
즉, 상기 캐리어 매탈층(110)은, 도 3에 도시된 바와 같이, 접착재(200)를 개재하여 캐리어 매탈층(110)이 상호 대향하도록 부착된 구조를 갖는 3층 구조의 코어부재(1000)를 소정의 온도로 열처리 하거나, 또는 용매를 사용하여 상기 접착재(200)를 용해함으로써, 상기 캐리어 매탈층(110)을 상기 코어부재(1000)로부터 분리하여 형성시킨다. That is, the carrier buried layer 110, as shown in Figure 3, the core member 1000 having a three-layer structure having a structure attached to the carrier buried layer 110 to face each other via the adhesive 200. Heat treatment at a predetermined temperature or by dissolving the adhesive 200 using a solvent, the carrier buried layer 110 is formed to be separated from the core member 1000.
여기서, 상기 캐리어 메탈층(110)은 일측면상에 빌드업 방식에 의하여 형성되는 회로층(120)에 대한 지지체로서의 역할을 수행하는 것으로서, 알루미늄(Al), 니켈(Ni), 구리(Cu)등의 금속으로 구성되어 있다.Here, the carrier metal layer 110 serves as a support for the circuit layer 120 formed on one side by a build-up method, such as aluminum (Al), nickel (Ni), copper (Cu), and the like. It is made of metal.
즉, 상기 캐리어 메탈층(110)의 일측면상에는 빌드업 방식에 의하여 형성되는 다층 구조의 회로층(120)이 형성되어 있다.That is, the circuit layer 120 having a multilayer structure formed by a build-up method is formed on one side of the carrier metal layer 110.
이때, 상기 회로층(120)이 형성되는 상기 캐리어 메탈층(110)의 일측면에는 상기 캐비티(130)를 형성하기 위한 애칭 공정에 의하여 상기 회로층(120)에 발생할 지 모르는 데미지를 방지하기 위한 금속 베리어층(미도시)을 형성할 수 도 있다.At this time, one side of the carrier metal layer 110 on which the circuit layer 120 is formed to prevent damage to the circuit layer 120 by a nicking process for forming the cavity 130. A metal barrier layer (not shown) may be formed.
여기서, 금속 베리어층은 빌드업 방식에 의하여 형성되는 회로층에 대한 데미지를 방지하는 역할을 수행하는 것으로서, 니켈 도금에 의하여 상기 회로층이 형성되는 상기 캐리어 메탈층의 일측면상에 형성되어 있다.Here, the metal barrier layer serves to prevent damage to the circuit layer formed by the build-up method, and is formed on one side of the carrier metal layer on which the circuit layer is formed by nickel plating.
즉, 상기 금속 베리어층은 상기 캐리어 메탈층의 다른 일측면에 대하여 반도체 소자를 내장하기 위한 캐비티를 형성하기 위한 에칭 공정을 수행하는 과정에서 회로층에 발생할 지 모르는 데미지를 방지하는 역할을 수행한다That is, the metal barrier layer serves to prevent damage to the circuit layer in the process of performing an etching process for forming a cavity for embedding a semiconductor device on the other side of the carrier metal layer.
또한, 상기 캐리어 메탈층(110)의 다른 일측면에는 능동소자인 반도체 소자 또는 수동소자(140)가 내장되는 캐비티(130)가 소정의 에칭 공정에 의하여 형성되어 있다.In addition, on the other side of the carrier metal layer 110, a cavity 130 in which a semiconductor element or a passive element 140 as an active element is embedded is formed by a predetermined etching process.
여기서, 상기 캐비티(130)는 빌드업 방식에 의하여 형성된 회로층(120)에 다이 어태치 되는 수동소자 또는 능동소자(140)에 대한 열방출을 수행하는 히트 싱크로서의 역할을 수행한다. Here, the cavity 130 serves as a heat sink that performs heat dissipation for the passive element or the active element 140 that is die attached to the circuit layer 120 formed by the build-up method.
회로층(120)은 상기 캐리어 메탈층(110)의 일측면상에 빌드업 방식(build-up)에 의하여 형성되는 다층의 회로층으로서, 상기 캐리어 매탈층(110)의 다른 일측면에 형성된 캐비티(130)에 다이 어태치되는 수동소자 또는 능동소자(140)와 전기적으로 접속되어 있다.The circuit layer 120 is a multilayer circuit layer formed by a build-up on one side of the carrier metal layer 110, and the cavity formed on the other side of the carrier buried layer 110. 130 is electrically connected to a passive element or an active element 140 which is die attached to it.
여기서, 빌드업 방식에 의하여 형성되는 회로층(120)은 종래의 동박적층원판 형태의 두께운 코어층을 사용한 빌드업 방식에 의하여 형성된 것이 아니라, 상기 캐리어 메탈층(110)을 코어층으로 이용하여 빌드업 된 박판 코어리스(coreless) 회로층이다.Here, the circuit layer 120 formed by the build-up method is not formed by the build-up method using a thick core layer in the form of a conventional copper clad laminate, but using the carrier metal layer 110 as a core layer. It is a built-up thin coreless circuit layer.
따라서, 본 발명에 따른 반도체 패키지 기판(100)은, 상기 회로층(120)이 동박적층원판 형태의 두께운 코어층의 양면에 빌드업 방식에 의하여 형성된 것이 아니기 때문에 고밀도, 고속화 및 소형화된 반도체 패키지를 형성할 수 있는 것이다.Accordingly, in the semiconductor package substrate 100 according to the present invention, since the circuit layer 120 is not formed on both sides of a thick core layer in the form of a copper clad laminate disc, the semiconductor package substrate 100 has a high density, high speed, and a miniaturized semiconductor package. It can form.
반도체 소자(140)는 상기 캐리어 메탈층(110)에 형성된 캐비티(130)에 내장되어 상기 회로층(120)에 다이 어태치 되는 것으로서, 반도체칩과 같은 능동소자 뿐만 아니라 캐퍼시터, 저항 및 코일등의 수동소자일 수도 있다.The semiconductor device 140 is embedded in the cavity 130 formed in the carrier metal layer 110 and die-attached to the circuit layer 120. The semiconductor device 140 may include not only active devices such as semiconductor chips, but also capacitors, resistors, and coils. It may be a passive element.
상술한 바와 같이, 캐리어 메탈층(110)의 캐비티(130)에 능동소자 또는 수동소자인 반소체 소자(140)를 다이 어태치 한 후, 상기 캐비티(130)를 소정의 충전부재, 보다 구체적으로는 수지를 이용하여 몰딩처리하여 몰딩부(150)를 형성함으로써, 고밀도, 고생산성 및 고속화에 대응할 수 있는 빌드업 방식에 의한 회로층 (120)이 형성된 반도체 패키지(100)를 최종적으로 형성한다.As described above, the die 130 is attached to the cavity 130 of the carrier metal layer 110 by the semi-element element 140, which is an active element or a passive element, and then the cavity 130 is defined as a predetermined charging member, more specifically. By forming the molding unit 150 by molding using a resin, thereby finally forming the semiconductor package 100 on which the circuit layer 120 is formed by a build-up method that can cope with high density, high productivity and high speed.
이하, 도 4를 참조하여 본 발명에 따른 빌드업 회로층이 형성된 반도체 패키지 제조 공정을 상세하게 설명한다.Hereinafter, a semiconductor package manufacturing process in which a buildup circuit layer according to the present invention is formed will be described in detail with reference to FIG. 4.
먼저, 도 4a에 도시된 바와 같이, 접착재(200)를 개재하여 한쌍의 캐리어 매탈층(110)이 대향하여 형성된 구조를 갖는 코어부재(1000)을 제공한다.First, as shown in FIG. 4A, a core member 1000 having a structure in which a pair of carrier buried layers 110 are formed to face each other via an adhesive 200 is provided.
여기서, 상기 캐리어 매탈층(110)은 알루미늄(Al), 니켈(Ni), 구리(Cu)등의 금속으로 구성되어 있고, 일측면에 형성되는 빌드업 회로층(120)에 대한 지지체로서의 역할 뿐만 아니라 상기 빌드업 회로층(110)에 대한 코어층으로서의 역할을 수행한다.Here, the carrier buried layer 110 is made of metal such as aluminum (Al), nickel (Ni), copper (Cu), and serves as a support for the build-up circuit layer 120 formed on one side. Rather, it serves as a core layer for the build-up circuit layer 110.
이후, 도 4b 및 도 4c에 도시된 바와 같이, 상기 캐리어 메탈층(110)의 일측면상에 회로패턴이 형성된 드라이 필름(300)을 이용하여 소정의 회로패턴(400)을 형성한다.4B and 4C, a predetermined circuit pattern 400 is formed using the dry film 300 having the circuit pattern formed on one side of the carrier metal layer 110.
이때, 상기 회로패턴(400)을 형성하기 전에 상기 캐리어 메탈층(110)의 일측면상에 니켈 도금을 수행하여 금속 베리어층(미도시)을 형성할 수 도 있다.In this case, before the circuit pattern 400 is formed, a metal barrier layer (not shown) may be formed by performing nickel plating on one side of the carrier metal layer 110.
여기서, 상기 금속 베리어층은 상기 캐리어 메탈층(110)의 다른 일측면에 반도체 소자(140)가 내장되는 캐비티(130)를 형성하기 위한 에칭 공정에 의하여 회로층에 발생할 지 모르는 데미지를 방지하는 역할을 수행한다.Here, the metal barrier layer serves to prevent damage to the circuit layer by an etching process for forming the cavity 130 in which the semiconductor device 140 is embedded on the other side of the carrier metal layer 110. Do this.
상술한 바와 같이 상기 캐리어 메탈층의 일측면상에 회로패턴(400)을 형성한 후, 도 4d에 도시된 바와 같이, 상기 회로패턴(400)이 형성된 캐리어 매탈층(110)에 절연층(500)을 라미네이팅 한다.After the circuit pattern 400 is formed on one side of the carrier metal layer as described above, as shown in FIG. 4D, the insulating layer 500 is formed on the carrier buried layer 110 in which the circuit pattern 400 is formed. Laminate
이후, 도 4e에 도시된 바와 같이, 상기 절연층(500)에 대한 레이저 가공, CNC 드릴을 이용한 비아홀 가공을 수행하여 비아홀 영역(600)을 형성한다.Thereafter, as illustrated in FIG. 4E, the via hole region 600 is formed by performing laser processing on the insulating layer 500 and via hole processing using a CNC drill.
상술한 바와 같이 비아홀 영역을 형성한 후, 도 4f에 도시된 바와 같이, 상기 형성된 비아홀 영역(600)에 대한 전해 도금을 수행하거나, 또는 도전성 페이스트(700)를 충진하여 상기 캐리어 매탈층(110)에 형성된 회로패턴(400)과의 비아-인터컨넥션을 수행한다.After the via hole region is formed as described above, as shown in FIG. 4F, the carrier buried layer 110 is formed by performing electroplating on the formed via hole region 600 or filling the conductive paste 700. The via-interconnect with the circuit pattern 400 formed in FIG.
이후, 도 4g에 도시된 바와 같이, 기존의 세미 어딕티브(semi-additive)공정에 의하여 코어부재(1000)층의 캐리어 메탈층(110)에 빌드업 방식에 의한 다층의 회로층(120)을 형성한다.Thereafter, as shown in FIG. 4G, the multi-layer circuit layer 120 is formed on the carrier metal layer 110 of the core member 1000 layer by a build-up method by a conventional semi-additive process. Form.
상술한 바와 같이 캐리어 메탈층의 일측면상에 빌드업 회로층을 형성한 후, 도 4h에 도시된 바와 같이, 상기 코어부재(1000)를 소정의 온도로 열처리 하거나, 또는 용매를 이용하여 상기 접착제(200)를 용해하여 빌드업 회로층(120)이 형성된 캐리어 메탈층(110)을 상기 코어부재(1000)로부터 분리한다. After the build-up circuit layer is formed on one side of the carrier metal layer as described above, as shown in FIG. 4H, the core member 1000 is heat-treated at a predetermined temperature, or the adhesive ( The carrier metal layer 110 in which the build-up circuit layer 120 is formed by dissolving 200 is separated from the core member 1000.
이후, 도 4i에 도시된 바와 같이, 상기 캐리어 메탈층(110)의 다른 일측면상에 반도체 소자(140)가 내장될 캐비티(130)를 형성하기 위한 소정의 회로패턴이 형성된 드라이 필림(800)을 피복시킨다.Thereafter, as shown in FIG. 4I, the dry film 800 having a predetermined circuit pattern for forming the cavity 130 in which the semiconductor device 140 is to be built is formed on the other side of the carrier metal layer 110. Cover it.
상술한 바와 같이 드라이 필름을 피복시킨 후, 도 4j에 도시된 바와 같이, 상기 드라이 플름(800)에 대한 노광, 현상 및 에칭 공정을 수행하여 소정의 반도체 소자(140)가 내장되는 캐비티(130)를 형성한다.After coating the dry film as described above, as shown in FIG. 4J, a cavity 130 in which a predetermined semiconductor device 140 is embedded is formed by performing exposure, development, and etching processes on the dry plume 800. To form.
이후, 도 4k에 도시된 바와 같이, 상기 회로층(120)과 범프 접합에 의하여 다이 어테치되는 반도체 소자(140)를 상기 캐비티(130)에 내장시킨 후, 상기 캐비티(130)를 수지(150)를 이용하여 몰딩처리 함으로써, 빌드업 방식에 의한 박층의 코어리스(coreles) 회로층(120)이 형성된 반도체 패키지 기판(100)를 최종적으로 완성한다. Thereafter, as shown in FIG. 4K, the semiconductor device 140, which is die-attached by the circuit layer 120 and the bump junction, is embedded in the cavity 130, and then the cavity 130 is formed of resin 150. By molding using a), the semiconductor package substrate 100 on which a thin coreless circuit layer 120 is formed by a build-up method is finally completed.
상기한 바와 같이, 본 발명에 따른 반도체 패키지 기판 및 그 제조 방법에 따르면, 기존의 두꺼운 코어(core) 부분을 제거하고 그 역할을 캐리어 메탈층이 대신하도록 하는 동시에 상기 캐리어 메탈층의 내부에 능동 및 수동 소자를 임베디드함으로써, 반도체 패키지 기판의 경박단소화, 다기능화 및 시스템의 집적도를 향상시켜 시스템 인 패키징(system in packaging)을 구현할 수 있을 뿐만 아니라 기판의 기계 강도(mechanical strength)가 증가되는 효과를 제공한다.As described above, according to the semiconductor package substrate and the manufacturing method thereof according to the present invention, it is possible to remove the existing thick core portion and to replace the role of the carrier metal layer, and to be active and inside the carrier metal layer. By embedding passive devices, the system package can be realized by reducing the thickness, versatility, and system integration of semiconductor package substrates, and increasing the mechanical strength of the substrate. to provide.
또한, 본 발명은 기존의 두꺼운 코어(core) 부분이 제거되고 모든 층에 기존의 build-up 공법, 보다 구체적으로는 세미 어디티브(semi-additive 공법 등) 공법을 적용할 수 있게 됨으로써 설계 자유도가 증가되고 또한 회로의 고밀도화를 실현할 수 있다는 효과를 제공한다.In addition, the present invention provides a design freedom by eliminating the existing thick core portion and applying the existing build-up method, more specifically, semi-additive method, to all layers. It also provides the effect of increasing the density of the circuit and also.
또한, 본 발명은 캐리어 메탈층에 형성된 캐비티 내부로 능동 소자(chip)가 임베디드 되어 회로층에 다이 어태치 됨으로써, 회로층과의 접속 길이가 짧아져 신호 처리 시간이 고속화가 되고, 또한 임피던스 정합 측면이 쉬어져 20GHz 이상의 고주파 신호에 대한 대응이 가능하다는 효과를 제공한다. In addition, according to the present invention, an active chip is embedded in a cavity formed in a carrier metal layer and die-attached to a circuit layer, thereby shortening a connection length with the circuit layer, thereby increasing signal processing time and increasing impedance matching. This provides the effect that it is possible to respond to high frequency signals of 20GHz or more.
또한, 본 발명은 캐리어 메탈층에 형성된 캐비티가 임베디드된 능동소자 및 수동소자에 대한 heat-sink로서의 역할을 수행함으로써, 고주파 영역에서 발열 문제를 해결하는 효과를 제공한다.In addition, the present invention serves to solve the heat generation problem in the high frequency region by serving as a heat-sink for the active element and the passive element embedded in the cavity formed in the carrier metal layer.
또한, 본 발명은 한쌍의 캐리어 메탈층이 상호 대향한 구조를 갖는 코어층을가지므로써 생산성향상의 효과를 제공한다.In addition, the present invention provides an effect of improving productivity by having a core layer having a structure in which a pair of carrier metal layers face each other.
여기서, 상술한 본 발명에서는 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경할 수 있음을 이해할 수 있을 것이다. Herein, the present invention described above has been described with reference to preferred embodiments, but those skilled in the art can variously modify the present invention without departing from the spirit and scope of the present invention as set forth in the claims below. It will be appreciated that this can be changed.
도1(도 1a 내지 1o)은 종래의 빌드업 방식에 의한 반도체 패키지 기판의 제조공정을 도시한 공정도.FIG. 1 (FIGS. 1A to 1O) is a process diagram showing a manufacturing process of a semiconductor package substrate by a conventional build-up method.
도 2는 본 발명에 따른 반도체 패키지 기판의 구성 단면도.2 is a cross-sectional view of a semiconductor package substrate according to the present invention;
도 3은 본 발명에 따른 캐리어 메탈층을 제공하는 코어부재의 단면도. 3 is a cross-sectional view of a core member providing a carrier metal layer according to the present invention.
도 4(도 4a 내지 도 4k)는 본 발명에 따른 반도체 패키지 기판의 제조 공정을 도시한 공정도.4 (FIG. 4A to FIG. 4K) are process diagrams illustrating a manufacturing process of a semiconductor package substrate according to the present invention. FIG.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
100 : 반도체 패키지 100: semiconductor package
110 : 캐리어 메탈층110: carrier metal layer
120 : 코어리스 회로층 120 coreless circuit layer
130 : 캐비티130: cavity
140 : 반도체 소자 140: semiconductor device
150 : 몰딩부재150: molding member
200 : 접착재 200: adhesive material
300 : 드라이 필름300: dry film
400 : 회로패턴 400: circuit pattern
500 : 절연층500: insulation layer
600 : 비아홀 600: via hole
700 : 도전성 페이스트700: conductive paste
800 : 드라이 필름 800: dry film
1000: 코어부재 1000: core member
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