KR100733406B1 - 글로벌 데이터 버스를 구비한 반도체 메모리 소자 - Google Patents

글로벌 데이터 버스를 구비한 반도체 메모리 소자 Download PDF

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Abstract

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 글로벌 데이터 버스의 버스 라인 배치에 관한 것이다. 본 발명은 글로벌 데이터 버스의 라인 간격을 확장하지 않으면서 커플링 노이즈를 완화시킬 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다. 글로벌 데이터 버스 라인의 배치를 위해서는 일정한 규칙이 필요하다. 그래야만 라인별 스큐가 발생하지 않거나 발생하더라도 최소화되고, 또한 발생한 스큐에도 일정한 규칙성이 담보되어 스큐를 보상하기가 용이하다. 본 발명에서는 각 뱅크에 대응하는 데이터 전달부를 다수의 그룹 - 각 그룹은 몇 개의 연속적인 데이터 전달부를 구비함 - 으로 나누고, 그룹마다 교대로 하나씩 번갈아가면서 라인을 배치하는 방식을 제안한다. 즉, 본 발명에서 제안하는 글로벌 데이터 버스 라인 배치 방식은 '그룹화된 교번적 배치 방식'이라 정의할 수 있다. 이 경우, 인접한 글로벌 데이터 버스 라인간의 오버랩 구간을 크게 줄일 수 있으며, 라인별 스큐 문제도 해결할 수 있다.
글로벌 데이터 버스, 라인 배치, 커플링 노이즈, 스큐, 그룹화

Description

글로벌 데이터 버스를 구비한 반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE HAVING GLOBAL DATA BUS}
도 1은 종래기술에 따른 512M DDR2 DRAM의 글로벌 데이터 버스(GIO) 배치 방식을 나타낸 도면.
도 2는 본 발명의 제1 실시예에 따른 512M DDR2 DRAM의 글로벌 데이터 버스(GIO) 배치 방식을 나타낸 도면.
도 3은 본 발명의 제2 실시예에 따른 512M DDR2 DRAM의 글로벌 데이터 버스(GIO) 배치 방식을 나타낸 도면.
도 4는 본 발명의 제3 실시예에 따른 512M DDR2 DRAM의 글로벌 데이터 버스(GIO) 배치 방식을 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명
DQ: 입출력 패드
XDEC: 로우 디코더
YDEC: 컬럼 디코더
LIO: 로컬 데이터 버스
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 글로벌 데이터 버스(GIO)의 버스 라인 배치에 관한 것이다.
DRAM을 비롯한 대부분의 반도체 메모리 소자는 계층화된 I/O 버스 구조를 가지고 있다. 즉, 다수의 뱅크가 공유하는 글로벌 데이터 버스(GIO)와 각 뱅크마다 배치된 로컬 데이터 버스(LIO)가 계층적으로 연결된 구조를 가지고 있다.
한편, 글로벌 데이터 버스는 입출력 패드와 각 뱅크의 로컬 데이터 버스와 연결되는데, 글로벌 데이터 버스와 로컬 데이터 버스 사이의 데이터 전송을 위하여 데이터 전달부가 필요하다. 통상적으로, 데이터 전달부에는 글로벌 데이터 버스에 실린 입력 데이터를 로컬 버스로 구동하기 위한 라이트 드라이버와, 로컬 데이터 버스에 실린 출력 데이터를 글로벌 데이터 버스에 로딩하기 위한 I/O 감지증폭기가 구비된다.
한편, 반도체 메모리 칩의 사이즈가 작아짐에 따라 글로벌 데이터 버스(GIO) - 통상의 DRAM의 경우 16개의 버스 라인을 구비함 - 사이의 간격이 줄게 되고, 따라서 근접한 각 글로벌 데이터 버스 라인의 신호가 커플링(coupling)에 의한 노이즈(noise)의 영향을 받게 되고, 심할 경우에는 데이터 오류가 발생할 수 있다.
도 1은 종래기술에 따른 512M DDR2 DRAM의 글로벌 데이터 버스(GIO) 배치 방 식을 나타낸 도면이다.
도 1을 참조하면, 도시된 메모리 소자는 4개의 뱅크 BANK0, BANK1, BANK2, BANK3를 구비한다. 한편, 각 뱅크는 이븐(even) 셀 영역과 오드(odd) 셀 영역을 구비하고 있다. 이븐(even) 셀 영역과 오드(odd) 셀 영역은 하나의 로우 디코더(XDEC)를 공유하며, 각각 별도의 컬럼 디코더(YDEC)에 의해 선택되는 단위 영역이다. 따라서, 이븐(even) 셀 영역과 오드(odd) 셀 영역에는 로컬 데이터 버스(LIO)가 각각 독립적으로 존재하며, 데이터 전달부 또한 독립적으로 구비하고 있다.
한편, 상위 뱅크 BANK0, BANK1와 하위 뱅크 BANK2, BANK3 사이에는 16개의 입출력 패드(DQ)가 배치되며, 입출력 패드(DQ)와 상위 뱅크 BANK0, BANK1 사이에 로우 방향으로 글로벌 데이터 버스(GIO)가 배치되고, 도시되지는 않았으나 입출력 패드(DQ)와 하위 뱅크 BANK2, BANK3 사이에 역시 글로벌 데이터 버스(GIO)가 배치된다. 참고적으로, 도면에서 로우 방향(수평 방향)의 버스 라인은 제1 금속배선으로 구현되며, 컬럼 방향(수직 방향)의 버스 라인은 제2 금속배선으로 구현되며, 제1 금속배선과 제2 금속배선은 비아 콘택을 통해 서로 연결된다.
글로벌 데이터 버스(GIO)는 16개의 입출력 패드(DQ)에 대응하는 16개의 버스 라인을 구비하며, 인접한 두 뱅크 BANK0, BANK1가 버스 라인을 공유한다. 더 자세히 살펴보면, 뱅크 BANK0의 오드 셀 영역의 로컬 데이터 버스(LIO)에 대응하는 16개의 데이터 전달부와 뱅크 BANK1의 오드 셀 영역의 로컬 데이터 버스(LIO)에 대응하는 16개의 데이터 전달부 각각이 하나의 글로벌 데이터 버스 라인을 공유하며, 뱅크 BANK0의 이븐 셀 영역의 로컬 데이터 버스(LIO)에 대응하는 16개의 데이터 전 달부와 뱅크 BANK1의 이븐 셀 영역의 로컬 데이터 버스(LIO)에 대응하는 16개의 데이터 전달부 각각이 하나의 글로벌 데이터 버스 라인을 공유하고 있다. 따라서, 입출력 패드(DQ)와 상위 뱅크 BANK0, BANK1 사이에는 총 32개의 글로벌 데이터 버스 라인이 배치된다.
참고적으로, 입출력 패드(DQ) 및 데이터 전달부의 배치 순서인 0/15/1/14/2/13/3/12/4/11/5/10/6/9/7/8는 표준 규격에 따른 핀 구성(pin configuration)에 따른 유니크한 순서라 할 수 있다.
종래에는 글로벌 데이터 버스의 버스 라인을 배치함에 있어서, 두 뱅크 BANK0, BANK1의 오드 셀 영역과 입출력 패드(DQ)의 연결을 위한 16개의 글로벌 데이터 버스 라인을 입출력 패드(DQ) 및 데이터 전달부의 배치 순서에 따라 0/15/1/14/2/13/3/12/4/11/5/10/6/9/7/8 순으로 배치하였으며, 그 뒤를 이어 두 뱅크 BANK0, BANK1의 오드 셀 영역과 입출력 패드(DQ)의 연결을 위한 16개의 글로벌 데이터 버스 라인을 순차적으로 배치하였다.
이와 같은 글로벌 데이터 버스(GIO) 배치 방식에 따르면, 인접한 글로벌 데이터 버스 라인들 간에는 일정한 오버랩(overlap) 구간 - 제1 금속배선으로 구현된 구간만을 고려함 - 이 발생하게 된다. 이러한 오버랩 구간은 전술한 바와 같이 인접한 글로벌 데이터 버스 라인에 커플링 노이즈를 유발하는 요인이 되고 있는데, 도시된 종래의 순차적인 글로벌 데이터 버스(GIO) 배치 방식은 오버랩 구간이 최대이며, 이는 커플링 노이즈가 최대임을 의미한다.
기존의 메모리 칩의 경우에는 글로벌 데이터 버스의 라우팅을 위한 레이아웃 면적을 충분히 확보할 수 있어 라인간의 커플링 노이즈가 이슈화되지 않았으나, 메모리 칩이 초고집적화됨에 따라 뱅크 영역의 확대가 불가피해 지면서 글로벌 데이터 버스의 라우팅을 위한 레이아웃 면적이 상대적으로 줄어들고 있어 인접 글로벌 데이터 버스 라인간의 커플링 노이즈는 칩 설계 과정에서 매우 큰 비중을 차지하는 고려 대상이 되고 있다. 한편, 향후의 메모리 칩은 보다 넓은 밴드폭을 지원하게 되며, 32비트 또는 64비트의 글로벌 데이터 버스를 구비할 전망이어서 글로벌 데이터 버스 라인의 커플링 노이즈는 더욱 심각한 문제를 유발하게 될 것이 자명하다.
이러한 커플링 노이즈를 완화시킬 수 있는 방안으로, 글로벌 데이터 버스 라인간의 스페이스의 확보하는 것을 생각할 수 있는데, 이 방안은 칩 사이즈가 커지는 단점이 있어 고려 대상이 될 수 없다.
한편, 글로벌 데이터 버스 라인을 순차적으로 배치하는 것이 최대의 커플링 노이즈를 유발한다는 것에 착안하여 역으로 글로벌 데이터 버스 라인의 배치 순서를 랜덤하게 가져가는 방식을 생각할 수 있다. 이 경우, 글로벌 데이터 버스의 총량적인 커플링 노이즈는 상기 도 1에 도시된 종래의 방식에 비해 줄어들 것이나, 각 라인별로 오버랩 구간의 길이가 일정하지 않게 되는 결과를 초래할 것이다. 이처럼 각 라인별로 오버랩 구간의 길이가 일정하지 않으면, 각 글로벌 데이터 버스 라인의 로딩값이 달라져 라인별로 지연시간이 달라지는 문제가 예상된다. 이 경우, 각 글로벌 데이터 버스 라인간의 스큐의 제거하기 위한 별도의 회로가 필요하게 되며, 면적 상의 손해를 감수하면서 이러한 스큐 제거 회로를 적용한다고 하더라도 라인별 스큐 역시 랜덤하기 때문에 칩의 동작 특성을 보장하기 어려울 것이다.
본 발명은 전술한 바와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 글로벌 데이터 버스의 라인 간격을 확장하지 않으면서 커플링 노이즈를 완화시킬 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 제1 측면에 따르면, 다수의 뱅크를 구비하는 반도체 메모리 소자에 있어서, 데이터 입출력을 위한 다수의 입출력 패드; 일측 방향으로 인접한 다수의 뱅크와 상기 다수의 입출력 패드 사이에 배치되는 글로벌 데이터 버스; 및 각 뱅크와 상기 글로벌 데이터 버스의 데이터 전송을 위한 다수의 데이터 전달부를 구비하며, 각 뱅크에 대응하는 상기 다수의 데이터 전달부를 다수의 그룹 - 각 그룹은 연속적인 다수의 데이터 전달부를 구비함 - 으로 구분하고, 각 데이터 전달부에 대응하는 상기 글로벌 데이터 버스의 상기 일측 방향의 버스 라인을 배치하되, 그 순서가 각 그룹별로 교번적인 것을 특징으로 하는 반도체 메모리 소자가 제공된다.
여기서, 하나의 그룹 내에 포함된 데이터 전달부에 대응하는 상기 글로벌 데이터 버스의 상기 일측 방향의 버스 라인이 순차적으로 배치되는 것이 바람직하다.
나아가, 그룹별로 상기 글로벌 데이터 버스의 상기 일측 방향의 버스 라인의 배치 순서가 서로 대칭적인 것이 바람직하다.
또한, 본 발명의 제2 측면에 따르면, 제1 및 제2 셀 영역을 구비하는 다수의 뱅크 - 상기 제1 및 제2 셀 영역은 하나의 로우 디코더를 공유하며, 제1 및 제2 컬럼 디코더에 의해 선택되는 단위 영역임 - ; 데이터 입출력을 위한 다수의 입출력 패드; 일측 방향으로 인접한 다수의 뱅크와 상기 다수의 입출력 패드 사이에 배치되는 글로벌 데이터 버스; 상기 제1 셀 영역과 상기 글로벌 데이터 버스의 데이터 전송을 위한 다수의 제1 데이터 전달부; 및 상기 제2 셀 영역과 상기 글로벌 데이터 버스의 데이터 전송을 위한 다수의 제2 데이터 전달부를 구비하며, 상기 다수의 제1 데이터 전달부와 상기 다수의 제2 데이터 전달부에 대응하는 상기 글로벌 데이터 버스의 상기 일측 방향의 버스 라인을 배치하되, 그 순서가 각 셀 영역별로 교번적인 것을 특징으로 하는 반도체 메모리 소자가 제공된다.
여기서, 하나의 데이터 전달부에 대응하는 상기 글로벌 데이터 버스의 상기 일측 방향의 버스 라인이 순차적으로 배치되는 것이 바람직하다.
나아가, 상기 제1 데이터 전달부에 대응하는 상기 글로벌 데이터 버스의 상기 일측 방향의 버스 라인과 상기 제2 데이터 전달부에 대응하는 상기 글로벌 데이터 버스의 상기 일측 방향의 버스 라인의 배치 순서가 서로 대칭적인 것이 바람직하다.
또한, 본 발명의 제3 측면에 따르면, 다수의 뱅크를 구비하는 반도체 메모리 소자에 있어서, 데이터 입출력을 위한 제1 내지 제16 입출력 패드 - 0/15/1/14/2/13/3/12/4/11/5/10/6/9/7/8 순서로 배치됨 - ; 로우 방향으로 인접한 제1 및 제2 뱅크와 상기 제1 내지 제16 입출력 패드 사이에 배치되는 글로벌 데이 터 버스; 및 각 뱅크와 상기 글로벌 데이터 버스의 데이터 전송을 위한 제1 내지 제16 데이터 전달부 - 0/15/1/14/2/13/3/12/4/11/5/10/6/9/7/8 순서로 배치됨 - 를 구비하며, 각 데이터 전달부에 대응하는 상기 글로벌 데이터 버스의 상기 일측 방향의 버스 라인이 0/4/15/11/1/5/14/10/2/6/13/9/3/7/12/8 순으로 배치된 것을 특징으로 하는 반도체 메모리 소자가 제공된다.
또한, 본 발명의 제4 측면에 따르면, 다수의 뱅크를 구비하는 반도체 메모리 소자에 있어서, 데이터 입출력을 위한 제1 내지 제16 입출력 패드 - 0/15/1/14/2/13/3/12/4/11/5/10/6/9/7/8 순서로 배치됨 - ; 로우 방향으로 인접한 제1 및 제2 뱅크와 상기 제1 내지 제16 입출력 패드 사이에 배치되는 글로벌 데이터 버스; 및 각 뱅크와 상기 글로벌 데이터 버스의 데이터 전송을 위한 제1 내지 제16 데이터 전달부 - 0/15/1/14/2/13/3/12/4/11/5/10/6/9/7/8 순서로 배치됨 - 를 구비하며, 각 데이터 전달부에 대응하는 상기 글로벌 데이터 버스의 상기 일측 방향의 버스 라인이 0/4/2/6/15/11/13/9/1/5/3/7/14/10/12/8 순으로 배치된 것을 특징으로 하는 반도체 메모리 소자가 제공된다.
또한, 본 발명의 제5 측면에 따르면, 오드 및 이븐 셀 영역을 구비하는 다수의 뱅크 - 상기 오드 및 이븐 셀 영역은 하나의 로우 디코더를 공유하며, 제1 및 제2 컬럼 디코더에 의해 선택되는 단위 영역임 - ; 데이터 입출력을 위한 제1 내지 제16 입출력 패드 - 0/15/1/14/2/13/3/12/4/11/5/10/6/9/7/8 순서로 배치됨 - ; 로우 방향으로 인접한 제1 및 제2 뱅크와 상기 제1 내지 제16 입출력 패드 사이에 배치되는 글로벌 데이터 버스; 상기 오드 셀 영역과 상기 글로벌 데이터 버스의 데이 터 전송을 위한 제1 내지 제16 데이터 전달부 - 0ODD/4ODD/15ODD/11ODD/1ODD/5ODD/14ODD/10ODD/2ODD/6ODD/13ODD/9ODD/3ODD/7ODD/12ODD/8ODD 순서로 배치됨 - ; 및 상기 이븐 셀 영역과 상기 글로벌 데이터 버스의 데이터 전송을 위한 제17 내지 제32 데이터 전달부 - 0EVEN/4EVEN/15EVEN/11EVEN/1EVEN/5EVEN/14EVEN/10EVEN/2EVEN/6EVEN/13EVEN/9EVEN/3EVEN/7EVEN/12EVEN/8EVEN 순서로 배치됨 - 를 구비하며, 상기 제1 내지 제32 데이터 전달부에 대응하는 상기 글로벌 데이터 버스의 상기 일측 방향의 버스 라인이 0ODD/0EVEN/4ODD/4EVEN/15ODD/15EVEN/11ODD/11EVEN/1ODD/1EVEN/5ODD/5EVEN/14ODD/14EVEN/10ODD/10EVEN/2ODD/2EVEN/6ODD/6EVEN/13ODD/13EVEN/9ODD/9EVEN/3ODD/3EVEN/7ODD/7EVEN/12ODD/12EVEN/8ODD/8EVEN 순서로 배치된 것을 특징으로 하는 반도체 메모리 소자가 제공된다.
앞서 살펴본 바와 같이 글로벌 데이터 버스 라인의 배치를 위해서는 일정한 규칙이 필요하다. 그래야만 라인별 스큐가 발생하지 않거나 발생하더라도 최소화되고, 또한 발생한 스큐에도 일정한 규칙성이 담보되어 스큐를 보상하기가 용이하다. 본 발명에서는 각 뱅크에 대응하는 데이터 전달부를 다수의 그룹 - 각 그룹은 몇 개의 연속적인 데이터 전달부를 구비함 - 으로 나누고, 글로벌 데이터 버스 라인의 라우팅 순서가 그룹별로 교번적이도록 배치하는 방식을 제안한다. 즉, 본 발명에서 제안하는 글로벌 데이터 버스 라인 배치 방식은 '그룹화된 교번적 배치 방식'이라 정의할 수 있다. 이 경우, 인접한 글로벌 데이터 버스 라인간의 오버랩 구간을 크게 줄일 수 있으며, 라인별 스큐 문제도 해결할 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 2는 본 발명의 제1 실시예에 따른 512M DDR2 DRAM의 글로벌 데이터 버스(GIO) 배치 방식을 나타낸 도면이다.
도 2를 참조하면, 본 실시예에 따른 메모리 칩의 기본적인 구성은 상기 도 1에 도시된 바와 동일하다. 다만, 글로벌 데이터 버스(GIO)의 라인 배치 순서가 다르다.
우선 본 실시예에서는 두 뱅크 BANK0, BANK1의 오드 셀 영역 및 이븐 셀 영역에 대응하는 데이터 전달부를 각각 2개의 그룹으로 구분하였다. 즉, 오드 셀 영역에 대응하는 데이터 전달부만을 살펴보면, 0/15/1/14/2/13/3/12를 제1 그룹에, 4/11/5/10/6/9/7/8을 제2 그룹에 할당하였다.
글로벌 데이터 버스(GIO)의 라인 배치 순서를 살펴보면, 제1 그룹에서 선택된 하나의 데이터 전달부에 대응하는 버스 라인이 배치되고 그 다음으로 제2 그룹에서 선택된 하나의 데이터 전달부에 대응하는 버스 라인이 배치되고, 다시 제1 및 제2 그룹에서 교대로 하나씩의 라인이 순차적으로 배치된다.
결국, 오드 셀 영역에 대응하는 글로벌 데이터 버스(GIO)의 버스 라인은 0/4/15/11/1/5/14/10/2/6/13/9/3/7/12/8 순으로 배치된다.
한편 도시되지는 않았으나, 오드 셀 영역에 대응하는 글로벌 데이터 버스 (GIO) 중 마지막 버스 라인인 8번 버스 라인 다음에는 이븐 셀 영역에 대응하는 글로벌 데이터 버스(GIO)가 역시 0/4/15/11/1/5/14/10/2/6/13/9/3/7/12/8 순으로 배치된다.
상기 도 1과 비교했을 때, 인접한 버스 라인간의 오버랩 구간(화살표 참조)이 크게 줄어 듦을 확인할 수 있으며, 이는 글로벌 데이터 버스(GIO)의 커플링 노이즈가 감소됨을 의미한다. 한편, 본 실시예를 적용하면 인접한 버스 라인간의 오버랩 구간(화살표 참조)이 모든 버스 라인에 대해 일정하게 나타나기 때문에 버스 라인간의 스큐가 발생하지 않는다.
도 3은 본 발명의 제2 실시예에 따른 512M DDR2 DRAM의 글로벌 데이터 버스(GIO) 배치 방식을 나타낸 도면이다.
도 3을 참조하면, 본 실시예에 따른 글로벌 데이터 버스(GIO) 배치 방식은, 전술한 제1 실시예와 비교할 때, 데이터 전달부를 4개의 그룹으로 구분한 점이 다르다. 즉, 두 뱅크 BANK0, BANK1의 오드 셀 영역 및 이븐 셀 영역에 대응하는 데이터 전달부를 각각 4개의 그룹으로 구분하였다. 오드 셀 영역에 대응하는 데이터 전달부만을 살펴보면, 0/15/1/14를 제1 그룹에, 2/13/3/12를 제2 그룹에, 4/11/5/10을 제3 그룹에, 6/9/7/8을 제4 그룹에 할당하였다.
글로벌 데이터 버스(GIO)의 라인 배치 순서를 살펴보면, 제1 그룹에서 선택된 하나의 데이터 전달부에 대응하는 버스 라인이 배치되고 그 다음으로 제3 그룹에서 선택된 하나의 데이터 전달부에 대응하는 버스 라인이 배치되고, 그 다음으로 제2 그룹에서 선택된 하나의 데이터 전달부에 대응하는 버스 라인이 배치되고, 그 다음으로 제4 그룹에서 선택된 하나의 데이터 전달부에 대응하는 버스 라인이 배치되고, 다시 제1, 제3, 제2, 제4 그룹 순으로 교대로 하나씩의 라인이 순차적으로 배치된다.
결국, 오드 셀 영역에 대응하는 글로벌 데이터 버스(GIO)는 0/4/2/6/15/11/13/9/1/5/3/7/14/10/12/8 순으로 배치된다.
한편 도시되지는 않았으나, 오드 셀 영역에 대응하는 글로벌 데이터 버스(GIO) 중 마지막 버스 라인인 8번 버스 라인 다음에는 이븐 셀 영역에 대응하는 글로벌 데이터 버스(GIO)가 역시 0/4/2/6/15/11/13/9/1/5/3/7/14/10/12/8 순으로 배치된다.
본 실시예를 적용하면, 상기 도 1과 비교했을 때, 인접한 버스 라인간의 오버랩 구간(긴 화살표 참조)이 크게 줄어 듦을 확인할 수 있다. 한편, 상기 제1 실시예와는 달리 인접한 버스 라인간의 오버랩 구간이 부분적으로 차이(짧은 화살표 참조)가 날 수 있다. 그러나, 본 실시예에서 대부분의 오버랩 구간이 동일하며, 부분적으로 오버랩 구간에 차이가 있다하더라도 그 차이가 매우 작아 별도의 스큐 보상 회로를 적용하지 않더라도 큰 문제를 야기하지 않는다.
도 4는 본 발명의 제3 실시예에 따른 512M DDR2 DRAM의 글로벌 데이터 버스(GIO) 배치 방식을 나타낸 도면이다.
도 4를 참조하면, 본 실시예에서는 상기 제1 및 제2 실시예와 같이 두 뱅크 BANK0, BANK1의 오드 셀 영역 및 이븐 셀 영역을 각각 별도의 그룹으로 구분하지는 않았다. 그러나, 오드 셀 영역에 대응하는 데이터 전달부 자체를 제1 그룹으로 보 고, 이븐 셀 영역에 대응하는 데이터 전달부 자체를 제2 그룹으로 보면 상기 제1 실시예와 같은 원리임을 알 수 있다.
글로벌 데이터 버스(GIO)의 라인 배치 순서를 구체적으로 살펴보면, 오드 셀 영역에 대응하는 데이터 전달부에서 선택된 하나의 데이터 전달부에 대응하는 버스 라인이 배치되고 그 다음으로 이블 셀 영역에 대응하는 데이터 전달부에서 선택된 하나의 데이터 전달부에 대응하는 버스 라인이 배치되고, 다시 오드 셀 영역에 대응하는 데이터 전달부 및 이블 셀 영역에 대응하는 데이터 전달부에서 교대로 하나씩의 라인이 순차적으로 배치된다.
결국, 글로벌 데이터 버스(GIO)는 0ODD/0EVEN/4ODD/4EVEN/15ODD/15EVEN/11ODD/11EVEN/1ODD/1EVEN/5ODD/5EVEN/14ODD/14EVEN/10ODD/10EVEN/2ODD/2EVEN/6ODD/6EVEN/13ODD/13EVEN/9ODD/9EVEN/3ODD/3EVEN/7ODD/7EVEN/12ODD/12EVEN/8ODD/8EVEN 순으로 배치된다.
본 실시예를 적용하면 인접한 버스 라인간의 오버랩 구간(화살표 참조)이 종래기술(도 1 참조)에 비해 약 1/2로 줄어들어 글로벌 데이터 버스(GIO)의 커플링 노이즈가 최소가 된다. 뿐만 아니라, 모든 인접 버스 라인간의 오버랩 구간이 완벽하게 동일하므로 버스 라인간의 스큐가 발생하지 않는다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서는 16비트의 글로벌 데이터 버스를 사용하는 경우를 일례로 들어 설명하였으나, 글로벌 데이터 버스의 버스 라인 수가 32비트, 64비트 등으로 증가하는 경우에도 본 발명은 적용된다.
또한, 전술한 실시예에서는 4-뱅크 메모리에의 적용을 일례로 들어 설명하였으나, 본 발명은 뱅크의 수가 2 이상이라면 적용이 가능하다.
또한, 전술한 실시예에서는 데이터 전달부의 각 그룹 내의 라우팅 순서가 순차적이고, 그룹별로 대칭적인 경우를 일례로 들어 설명하였으나, 그룹 내의 라우팅 순서가 비순차적이거나 그룹별로 비대칭적인 경우에도 종래기술에 비해 오버랩 구간이 줄어들기 때문에 본 발명이 적용된다고 할 수 있다.
또한, 전술한 실시예에서는 로우 방향으로 인접한 두 뱅크에 걸쳐 글로벌 데이터 버스가 배치되는 경우를 일례로 들어 설명하였으나, 본원발명은 글로벌 데이터 버스의 배치 방향이나 글로벌 데이터 버스를 공유하는 뱅크의 수에 관계 없이 적용할 수 있다.
또한, 전술한 제1 및 제2 실시예의 경우, 뱅크가 오드 셀 영역과 이븐 셀 영역으로 구분되지 않은 메모리 소자에도 적용이 가능하다.
전술한 본 발명은 글로벌 데이터 버스 라인의 배치 방식을 변경하여 인접 버 스 라인간의 오버랩 구간을 최소화함으로써 칩 면적을 증가시키기 않으면서 커플링 노이즈를 줄이는 효과가 있으며, 이로 인하여 반도체 메모리 소자의 데이터 오류를 방지할 수 있다.

Claims (9)

  1. 다수의 뱅크를 구비하는 반도체 메모리 소자에 있어서,
    데이터 입출력을 위한 다수의 입출력 패드;
    일측 방향으로 인접한 다수의 뱅크와 상기 다수의 입출력 패드 사이에 배치되는 글로벌 데이터 버스; 및
    각 뱅크와 상기 글로벌 데이터 버스의 데이터 전송을 위한 다수의 데이터 전달부를 구비하며,
    각 뱅크에 대응하는 상기 다수의 데이터 전달부를 다수의 그룹 - 각 그룹은 연속적인 다수의 데이터 전달부를 구비함 - 으로 구분하고, 각 데이터 전달부에 대응하는 상기 글로벌 데이터 버스의 상기 일측 방향의 버스 라인을 배치하되, 그 순서가 각 그룹별로 교번적인 것을 특징으로 하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    하나의 그룹 내에 포함된 데이터 전달부에 대응하는 상기 글로벌 데이터 버스의 상기 일측 방향의 버스 라인이 순차적으로 배치된 것을 특징으로 하는 반도체 메모리 소자.
  3. 제2항에 있어서,
    그룹별로 상기 글로벌 데이터 버스의 상기 일측 방향의 버스 라인의 배치 순서가 서로 대칭적인 것을 특징으로 하는 반도체 메모리 소자.
  4. 제1 및 제2 셀 영역을 구비하는 다수의 뱅크 - 상기 제1 및 제2 셀 영역은 하나의 로우 디코더를 공유하며, 제1 및 제2 컬럼 디코더에 의해 선택되는 단위 영역임 - ;
    데이터 입출력을 위한 다수의 입출력 패드;
    일측 방향으로 인접한 다수의 뱅크와 상기 다수의 입출력 패드 사이에 배치되는 글로벌 데이터 버스;
    상기 제1 셀 영역과 상기 글로벌 데이터 버스의 데이터 전송을 위한 다수의 제1 데이터 전달부; 및
    상기 제2 셀 영역과 상기 글로벌 데이터 버스의 데이터 전송을 위한 다수의 제2 데이터 전달부를 구비하며,
    상기 다수의 제1 데이터 전달부와 상기 다수의 제2 데이터 전달부에 대응하는 상기 글로벌 데이터 버스의 상기 일측 방향의 버스 라인을 배치하되, 그 순서가 각 셀 영역별로 교번적인 것을 특징으로 하는 반도체 메모리 소자.
  5. 제4항에 있어서,
    하나의 데이터 전달부에 대응하는 상기 글로벌 데이터 버스의 상기 일측 방향의 버스 라인이 순차적으로 배치된 것을 특징으로 하는 반도체 메모리 소자.
  6. 제5항에 있어서,
    상기 제1 데이터 전달부에 대응하는 상기 글로벌 데이터 버스의 상기 일측 방향의 버스 라인과 상기 제2 데이터 전달부에 대응하는 상기 글로벌 데이터 버스의 상기 일측 방향의 버스 라인의 배치 순서가 서로 대칭적인 것을 특징으로 하는 반도체 메모리 소자.
  7. 다수의 뱅크를 구비하는 반도체 메모리 소자에 있어서,
    데이터 입출력을 위한 제1 내지 제16 입출력 패드 - 0/15/1/14/2/13/3/12/4/11/5/10/6/9/7/8 순서로 배치됨 - ;
    로우 방향으로 인접한 제1 및 제2 뱅크와 상기 제1 내지 제16 입출력 패드 사이에 배치되는 글로벌 데이터 버스; 및
    각 뱅크와 상기 글로벌 데이터 버스의 데이터 전송을 위한 제1 내지 제16 데이터 전달부 - 0/15/1/14/2/13/3/12/4/11/5/10/6/9/7/8 순서로 배치됨 - 를 구비하며,
    각 데이터 전달부에 대응하는 상기 글로벌 데이터 버스의 상기 일측 방향의 버스 라인이 0/4/15/11/1/5/14/10/2/6/13/9/3/7/12/8 순으로 배치된 것을 특징으로 하는 반도체 메모리 소자.
  8. 다수의 뱅크를 구비하는 반도체 메모리 소자에 있어서,
    데이터 입출력을 위한 제1 내지 제16 입출력 패드 - 0/15/1/14/2/13/3/12/4/11/5/10/6/9/7/8 순서로 배치됨 - ;
    로우 방향으로 인접한 제1 및 제2 뱅크와 상기 제1 내지 제16 입출력 패드 사이에 배치되는 글로벌 데이터 버스; 및
    각 뱅크와 상기 글로벌 데이터 버스의 데이터 전송을 위한 제1 내지 제16 데이터 전달부 - 0/15/1/14/2/13/3/12/4/11/5/10/6/9/7/8 순서로 배치됨 - 를 구비하며,
    각 데이터 전달부에 대응하는 상기 글로벌 데이터 버스의 상기 일측 방향의 버스 라인이 0/4/2/6/15/11/13/9/1/5/3/7/14/10/12/8 순으로 배치된 것을 특징으로 하는 반도체 메모리 소자.
  9. 오드 및 이븐 셀 영역을 구비하는 다수의 뱅크 - 상기 오드 및 이븐 셀 영역은 하나의 로우 디코더를 공유하며, 제1 및 제2 컬럼 디코더에 의해 선택되는 단위 영역임 - ;
    데이터 입출력을 위한 제1 내지 제16 입출력 패드 - 0/15/1/14/2/13/3/12/4/11/5/10/6/9/7/8 순서로 배치됨 - ;
    로우 방향으로 인접한 제1 및 제2 뱅크와 상기 제1 내지 제16 입출력 패드 사이에 배치되는 글로벌 데이터 버스;
    상기 오드 셀 영역과 상기 글로벌 데이터 버스의 데이터 전송을 위한 제1 내지 제16 데이터 전달부 - 0ODD/4ODD/15ODD/11ODD/1ODD/5ODD/14ODD/10ODD/2ODD/6ODD/13ODD/9ODD/3ODD/7ODD/12ODD/8ODD 순서로 배치됨 - ; 및
    상기 이븐 셀 영역과 상기 글로벌 데이터 버스의 데이터 전송을 위한 제17 내지 제32 데이터 전달부 - 0EVEN/4EVEN/15EVEN/11EVEN/1EVEN/5EVEN/14EVEN/10EVEN/2EVEN/6EVEN/13EVEN/9EVEN/3EVEN/7EVEN/12EVEN/8EVEN 순서로 배치됨 - 를 구비하며,
    상기 제1 내지 제32 데이터 전달부에 대응하는 상기 글로벌 데이터 버스의 상기 일측 방향의 버스 라인이 0ODD/0EVEN/4ODD/4EVEN/15ODD/15EVEN/11ODD/11EVEN/1ODD/1EVEN/5ODD/5EVEN/14ODD/14EVEN/10ODD/10EVEN/2ODD/2EVEN/6ODD/6EVEN/13ODD/13EVEN/9ODD/9EVEN/3ODD/3EVEN/7ODD/7EVEN/12ODD/12EVEN/8ODD/8EVEN 순서로 배치된 것을 특징으로 하는 반도체 메모리 소자.
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