TWI290680B - A semiconductor memory device having a plurality of banks for arrangement of global data bus lines - Google Patents

A semiconductor memory device having a plurality of banks for arrangement of global data bus lines Download PDF

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TWI290680B
TWI290680B TW094115068A TW94115068A TWI290680B TW I290680 B TWI290680 B TW I290680B TW 094115068 A TW094115068 A TW 094115068A TW 94115068 A TW94115068 A TW 94115068A TW I290680 B TWI290680 B TW I290680B
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Kyoung-Nam Kim
Seok-Cheol Yoon
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Hynix Semiconductor Inc
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Description

1290680 九、發明說明： 【發明所屬之技術領域】 本發明揭示一種半導體設計技術，更明確地，一種在 半導體記憶體裝置內之全局資料匯流排（global data bus) GI0 的匯流排線配置（bus line arrangement)。 【先前技術】 如眾所週知，大部分包括DRAM之半導體記憶體裝置 具有階層（hierarchical) I/O (輸入/輸出）匯流排構造。換言之 ^ ，這些裝置具有連接全局資料匯流排GI0之多數排組的結 構來共享至階層地製備在各排組內之局部資料匯流排LIO。 明確上，全局資料匯流排耦接I/O凸點（I/O pad)及各 排組之局部資料匯流排。在本結構中，全局資料匯流排及
局部資料匯流排之間需要資料傳輸單元用於資料傳輸。通 常’此資料傳輸單兀（data transmission unit)包含：寫入驅 動器（write driver) ’用於驅動在全局資料匯流排上之輸入 資料到局部資料匯流排；及I/O感測放大器（sense amp)， 用於載入在局部資料匯流排上之輸出資料到全局資料匯流 排。 同時’因爲半導體記憶體晶片之尺寸變小，所以在全 局資料匯流排GIO線（習用上，DRAM具有1 6條匯流排線） 等之間的線間距（line interval)變得減小。因此，在鄰接全 局資料匯流排線上之信號會因爲耦接而受到雜訊影響，在 嚴重狀態下導致資料錯誤之發出。
第1圖表示根據本發明先前技術之512M DDR2 DRAM 1290680
內全局資料匯流排GI〇的配置方法。 如第1圖所示，記憶體裝置包含4個排組：BAN K0至 BANK3。各排組包括偶數格區（eVen cell region)及奇數格 區（odd cell region)。而且，偶數格區及奇數格區共享一個 列解碼器（row decoder)XDEC，其各係爲由分離之行解碼器 (column deC〇der)YDEC所選的單元區。具有局部資料匯流 排LIO及資料傳輸單元的各個偶數格區及奇數格區則被獨 立地提供。
同時，在上排組ΒΑΝΚ0及BANK1及下排組BANK2
及BANK3兩者間配置有16個I/O凸點DQ，而且在I/O凸 點DQ及上排組ΒΑΝΚ0及BANK1兩者間之列方向中配置 有全局資料匯流排GIO。而且，在I/O凸點DQ及下排組 BANK2及BANK3兩者間配置有全局資料匯流排GIO (未圖 示）°例如，在列方向（或水平方向）中之匯流排線以第一金 屬線（first metal wire)來具體實施，而在行方向（或垂直方 向）中之匯流排線以第二金屬線（second metal wire)來實施 ，其中第一及第二金屬線經由接點來耦接。, 全局資料匯流排GIO具有16條匯流排線對應16個I/O 凸點DQ，其中鄰接兩個排組ΒΑΝΚ0及BANK1保持這些匯 流排線來共用。更明確地，在各該排組ΒΑΝΚ0及B ANK1 之奇數格區中所對應局部資料匯流排LIOs之各該16條資 料傳輸單元共享一條全局資料匯流排線。同樣地，在各該 排組ΒΑΝΚ0及BANK1之偶數格區中所對應局部資料匯流 排LIOs之各該16條資料傳輸單元共享一條全局資料匯流 1290680 广一· -------一...........— ..............—.............— ..............‘…— f 丄、/ ! ί ":. 。 Η綠(㈣正替換頁’|
.….、 ........................,J . 排線。因而，在I/O凸點DQ及上排組BAN K0及BAN K1 之間配置有總共3 2條全局資料匯流排線。 4 用於參考’根據在標準規範下之插腳（pin)組態，眾所 週知I/O凸點DQ及資料傳輸單元之布置次序〇、15、1、 14、 2 、 13、 3、 12、 4、 11、 5、 10、 6、 9、 7、 8爲獨特順 序（unique sequence)0 在陣列全局資料匯流排之匯流排線的先前技術中，如 上所述，在兩排組Β ΑΝΚ0及B ANK1之奇數格區及I/O凸 ^ 點D Q間用來連接的1 6條全局資料匯流排線，根據I/O凸 點D Q及資料傳輸單元之布置順序：〇、；[ 5、1、1 4、2、1 3 、3、1 2、4、1 1、5、1 0、ό、9、7、8 之次序來陣歹 IJ ;依 照上述順序，在兩排組ΒΑΝΚ0及ΒΑΝΚ1之奇數格區及I/O 凸點D Q之間用來連接的1 6條全局資料匯流排線以順序來 陣列。
根據本全局資料匯流排GIO配置方法，在鄰接之全局 資料匯流排線間發生固定交疊間隔（overlap interval)(僅在 第一金屬線所具體實施之間隔）。本交疊間隔也許是產:生如 上所述在鄰接全局資料匯流排線之耦合雜訊的主要原因。 其中在一般順序的全局資料匯流排GIO之配置方法所示， 該交疊間隔爲最大値，意即發生最大之耦合雜訊。 在現有記憶體晶片之情形中，在匯流排線間之此種耦 合雜訊並不是問題，因爲全局資料匯流排之繞線的布置面 積（layout are a)受到完整地確保。然而，因爲記憶體晶片走 向高整合，所以排組區之加大是無可避免，而因此用於全 I ακ li. , 1290680 I年·月曰修$5正替換頁 局資料匯流排之路徑的布置面積變得相對地小。因而，在 晶片設計過程中，鄰接之全局資料匯流排線間的耦合雜訊 ^ 已是非常重要的考量。同時，因爲期望未來記憶體晶片支 援更寬之頻寬，而且提供3 2或64位元之全局資料匯流排 ’顯然地鄰接之全局資料匯流排線間之耦合雜訊將發生更 嚴重問題。 至於減輕耦合雜訊之其一方法，可在全局資料匯流排 之間保留空間，其因爲具有增加晶片尺寸之缺點所以不予 Φ 考慮。 同時，至於另一方式，相反於依序地陣列全局資料線 導致最大耦合雜訊之槪念，可得一種想法：使全局資料匯 流排線之布置順序爲隨機。在本情形中，比較第1圖所示 的現有方法，全局資料匯流排之總耦合雜訊量會減小，但 是使得各線之交疊間隔的長度變得不一定。如此，如果各 線之交疊間隔的長度不一定，則各全局資料匯流排線之載 入値（loading value)不同。這可導致允許各線有不同延遲時 Φ 間（delay time)的問題。在本情形中，有需要額外電路來去 除全局資料匯流排線間之相位差（skew)，而且也難於確保 晶片運作特性（operation characteristic)，因爲線之相位差 也是隨機，雖然利用相位差電路，同時也對晶片面積產生 損失。 【發明內容】 因此，本發明之主要目的在提供一種半導體記憶體裝 置’其可減輕耦合雜訊，而沒有擴大全局資料匯流排之線 間隔。 95. ii· ^ / 1290680 年月曰修(<)正替換頁 在本發明之一局面中，提供一種具有多數排組之半導 體記憶體裝置，包括：多數輸入/輸出（I/O)凸點，製備用於 4 資料輸入及輸出；全局資料匯流排，配置在第一方向中鄰 接的排組及I/O凸點之間；及多數第一資料傳輸單元，用 於在各排組及全局資料匯流排間之資料傳輸，其中對應該 各排組之資料傳輸單元分類成多樣群組（group)，各群組具 有多數連續資料傳輸單元，而且，在對應各資料傳輸單元 的全局資料匯流排之第一方向中的匯流排線，依序地及交 φ 錯地配置用於各群組。 在本發明之另一局面中，提供一種半導體記億體裝置 ’包括：具有第一及第二格區的多數排組，其共享其一列 解碼器（row decoder)，而且是、第一及第二行解碼器（column decoder)所選出之單元區（unit region);製備於資料輸入/ 輸出的多數輸入/輸出（I/O)凸點；全局資料匯流排，配置在 一方向中鄰接排組及I/O凸點之間；多數第一資料傳輸單 元，用於在第一格區及全局資料匯流排間之資料傳輸；及 Φ 多數第二資料傳輸單元，用於在第二格區及全局資料匯流 排線間之資料傳輸，其中在對應第一及第二資料傳輸單元 的全局資料匯流排之第一方向中的匯流排線，順序地及交 錯地配置用於各格區。 【實施方式】 根據本發明第一實施例，提供一種具有多數排組之半 導體記憶體裝置，包含：多數輸入/輸出（I/O)凸點，製備用 於資料輸入及輸出；全局資料匯流排，配置在第一方向中 鄰接排組及I/O凸點之間；及多數第一資料傳輸單元，用 1290680 於在各排組及全局資料匯流 各排組之資料傳輸單元分類 ' 連續資料傳輸單元，而且， 資料匯流排之第一方向中的
排間之資料傳輸，其中對應該 成多樣群組，各群組具有多數 在對應各資料傳輸單元的全局 匯流排線，順序地及交錯地配
置用於各群組。 在此，期望在各群組所包括對應資料傳輸單元之全局 資料匯流排之第一方向中的匯流排線係順序地配置。 進一步，更佳的係爲，全局資料匯流排之第一方向中 匯流排線的配置次序係對稱地用於各群組。 根據本發明之第二實施例，提供一種半導體記憶體裝 置，包含：多數排組，具有第一及第二格區，其共享一個 列解碼器而且是第一及第二行解碼器所選的單元區；多數 輸入/輸出（I/O)凸點，製備用於資料輸入及輸出；全局資料 匯流排，配置在第一方向中鄰接排組及I/O凸點之間；多 數第一資料傳輸單元，用於在第一格區及全局資料匯流排 間之資料傳輸；及多數第二資料傳輸單元，用於在第二格 區及全局資料匯流排間之資料傳輸，其中對應第一及第二 資料傳輸單元的全局資料匯流排之第一方向中的匯流排線 ，依序地及交錯地配置用於各格區。 在此，期望在對應一個資料傳輸單元全局資料匯流排 之第一方向中的匯流排線係順序地配置。 進一步，更佳的係爲，對應第一資料傳輸單元的全局 資料匯流排之第一方向中的匯流排線之配置次序，對稱於 在對應第二資料傳輸單元的全局資料匯流排之第一方向中 的匯流排線配置次序。 -10- 1290680
聲換Μ 根據本發明之第三實施例，提供一種具有多數排組之 半導體§5憶體裝置，包含：1 6個輸入/輸出（I / 〇)凸點，用 於資料輸入及輸出，其以〇、15、1、14、2、13、3、12、 4、11、5、10、6、9、7及8之次序來配置；全局資料匯 流排’配置在列方向中鄰接之第一及第二排組及1 6個I/O 凸點之間；及1 6個資料傳輸單元，用於在各排組及全局資 料匯流排間之資料傳輸，其以〇、1 5、1、1 4、2、1 3、3、 12、4、11、5、10、6、9、7及8之次序來配置。
根據本發明之第四實施例，提供一種具有多數排組之 半導體記憶體裝置，包含：16個輸入/輸出（I/O)凸點，用 於資料輸入及輸出，其以0、15、1、14、2、13、3、12、
4、11、5、10、6、9、7及8之次序來配置；全局資料匯 流排，配置在列方向中鄰接第一及第二排組及1 6個I/O凸 點之間；及1 6個資料傳輸單元，用於在各排組及全局資料 匯流排間之資料傳輸，其以〇、1 5、1、1 4、2、1 3、3、1 2 、4、11、5、10、6、9、7及8之次序來配置，其中對應 各資料傳輸單元的全局資料匯流排之第一方向中的匯流排 線，以 0、4、2、6、1 5、1 1、1 3、9、1、5、3、7、14、 10、12及8之次序來配置。 根據本發明之第五實施例’提供一種半導體記憶體裝 置，包含：多數排組，具有奇數及偶數格區，其共享一個 列解碼器，而且是第一及第二行解碼器所選單元區；1 6個 輸入/輸出（I/O)凸點，用於資料輸入及輸出，其以〇、1 5、 1、 14、 2、 13、 3、 12、 4、 11、 5、 10、 6、 9、 7、 8 之次 -11- 替換: 129.0680 序來配置；全局資料匯流排，配置在列方向中鄰接第—及 第二排組及1 6個I/O凸點之間；1 6個資料傳輸單元，用於 在奇數格區及全局資料匯流排間之資料傳輸，其以〇胃、4 _ 、15奇、11奇、1奇、5奇、14奇、10奇、2奇、6奇、13奇、 9奇、3奇、7奇、12奇及8奇之次序來排歹IJ ;及16個資料傳 輸單元，用於在偶數格區及全局匯流排間之資料傳輸，其 以〇偶、4偶、15偶、11偶、1偶、5偶、14偶、10偶、2偶、6偶 、13偶、9偶、3偶、7偶、12偶及8偶之次序來配置，其中 Φ 對應3 2個資料傳輸單元的全局資料匯流排之列方向中的匯 流排線，以〇奇、〇偶、4奇、4偶、15奇、15偶、11奇、；11偶
14奇、14偶、10奇、10偶、2奇、2 、6奇、6偶、13奇、13偶、9奇、9偶、3奇、3偶、7奇、7 I2奇、12偶、8奇及8偶之次序來配置。
如上所述，全局資料匯流排線之配置需要有特定規則 。在此特定規則下，線路之相位差不會發生，或是可以在 其發生時變得最小。進一步，在其發生時，可依賴特定規 則即容易地將其補償。本發明建議一種方式，其使得對應 各排組之資料傳輸單元分類成多數群組，其各具有一些連 續資料傳輸單元，而且允許全局資料匯流排線之繞線順序 以群組來交錯地配置。換言之，本發明所建議全局資料匯 流排線配置方式可定義爲群組化交錯配置方式。在本情形 中，在鄰接全局資料匯流排線間之交疊間隔可大幅地降低 ，而且線之相位差問題也可解決。 在下文中，本發明之較佳實施例將參照附圖來詳細說 -12- 129068.0 .....a'日修(β正替換頁丨 明，使得擅於本技術的人可容易地理解本發明。 第2圖是根據本發明第一實施例之512Μ DDR2 DRAM * 全局資料匯流排GIO配置方式說明圖示。 如第2圖所示，根據本發明之記憶體晶片基本結構和 第1圖所示結構，除了全局資料匯流排GIO之線配置方式 相互不同以外都相同。 首先，在本發明之第一實施例中，提供兩個群組，其 中分類對應在兩個排組ΒΑΝΚ0及BANK1內之奇數格區及 Φ 偶數格區的資料傳輸單元。即，可見僅對應奇數格區0、 1 5、1、1 4、2、1 3、3及1 2之資料傳輸單元指定爲第一群 組，而4、1 1、5、1 0、6、9、7及8指定爲第二群組。 根據全局資料匯流排GIO之線配置方式，配置對應在 第一群組所選之一個資料傳輸單元的匯流排線及配置對應 在第二群組所選之一個資料傳輸單元的匯流排線；然後接 下來的第一及第二群組之位元線順序地交錯配置。
結果，對應奇數格區之全局資料匯流排GI Ο的匯流排 線以 0、4、1 5、1 1、1、5、1 4、1 0、2、6、1 3、9、3、7 、12及8之次序來配置。 同時，雖然沒有圖示，但是跟在對應奇數格區之全局 資料匯流排GIO中最後一條匯流排線的匯流排線8後，有 以 〇、 4、 15、 11、 1、 5、 14、 10、 2、 6、 13、 9、 3、 7、 1 2及8之次序來配置對應偶數格區之全局資料匯流排GIO 的匯流排線。 當比較第1圖時，可見在鄰接匯流排線間之交疊間隔 -13-
1290680 r___丨：———^一~ 举月日修火)正替換頁 •(以箭頭所示）大幅地降低，意即全局資料匯流排GIO之耦 合雜訊減小。同時，使用本發明之第一實施例，在匯流排 線間沒有存在相位差，因爲在鄰接匯流排線間之交疊間隔 (箭頭所示）對於所有匯流排線似乎爲一定。 第3圖是根據本發明第二實施例之5 1 2M DDR2 DRAM 全局資料匯流排GIO的配置方式說明圖示。 參照第3圖，當比較上述第一實施例時，根據本發明 第二實施例之全局資料匯流排GIO之配置方式不同於上述 第一實施例，在於資料傳輸單元分類成4個群組。即，提 供4個群組，其中分類對應在兩個群組BANK0及BANK 1 中奇數格區及偶數格區的資料傳輸單元。可見僅對應奇數 格區之資料傳輸單元有指定第一群組用於0、1 5、1、1 4、 第二群組用於2、1 3、3、1 2、第三群組用於4、1 1、5、1 0 及第四群組用於6、9、7、8。 根據全局資料匯流排GIO之線配置順序，配置對應在 第一群組所選之一個資料傳輸單元的匯流排線，配置對應 在第二群組所選之其一個資料傳輸單元的匯流排線，配置 對應在第三群組所選之其一資料傳輸單元的匯流排線，及 配置對應在第四群組所選之其一資料傳輸單元的匯流排線 :然後接下來的第一、第二、第三及第四群組中之位元線 順序地交錯配置。 結果，對應奇數格區之全局資料匯流排GIO的匯流排 線以 0、 4、 2、 6、 15、 11、 13、 9、 1、 5、 3、 7、 14、 10 、12及8之次序來配置。 -14-
I2906S0 • 同時’雖然沒有圖示，但是跟著對應奇數格區之全局 資料匯流排GIO的匯流排線中最後一條匯流排線的匯流排 線 8 後，有以 〇、4、2、6、1 5、1 1、i 3、9、i、5、3、7 、14、10、12及8之次序來配置對應偶數格區之全局資料 匯流排線GIO的匯流排線。 使用本發明之第二實施例，當比較第1圖時，可見在 鄰接匯流排線間之交疊間隔（以長箭頭所示）大幅地降低。 同時’相反於本發明之第一實施例，在鄰接匯流排線間可 ^ 能有交疊間隔之局部差異（以短箭頭所示）。然而，在本發 明第二實施例中，大多數交疊間隔完全相同；而如此，即 使當存在有交疊間隔之局部差異（以短箭頭所示）時，雖然 沒有使用外加相位差補償電路，但也沒有特定問題會發生 ，因爲此差異非常小。 第4圖是根據本發明第三實施例之512M DDR2 DRAM 全局資料匯流排GIO的配置方法說明圖示。
參照第4圖，根據本發明之第三實施例中，在兩個排 糸且ΒΑΝΚ0及BANKl中之奇數格區及偶數格區沒有如在第 一及第二實施例中來分類成分離群組。然而，如果對應奇 數格區之資料傳輸單元假設爲第一群組，而對應偶數格區 之資料傳輸單元假設爲第二群組，則可見本實施例如同第 一實施例係基於相同原理。 根據全局資料匯流排GIO之線配置方式，將在對應於 基數格區的資料傳輸單元之中所選擇之對應於一個資料傳 輸單元的匯流排線做配置，然後將在對應於偶數格區的資料 -15-
1290680 傳輸單元之中所選擇之對應於一個資料傳輸單元的資料匯 流線排做配置；而且接下來的對應於基數格區及偶數格區的 資料傳輸單元之中的線是依順序地被交錯配置。 根據全局資料匯流排GI〇之匯流排線以〇奇、〇偶、4奇 、4偶、15奇、15偶、11奇、11偶、1奇、1偶、5奇、5偶、 14奇、14偶、1〇奇、1〇偶、2奇、2偶、6奇、6偶、13奇、13偶 、9奇、9偶、3奇、3偶、7奇、7偶、1 2奇、1 2偶、8奇及8偶 之次序來配置。 使用本發明之本實施例，比較先前技術，可見在鄰接 匯流排線間之交疊間隔（以箭頭所示）減少約1 / 2 (參照第1 圖），其使得全局資料匯流排GIO之耦合雜訊最小化。而且 ’因爲在所有鄰接的匯流排線間之交疊間隔完美地完全相 同’所以在匯流排線間沒有存在相位差。 結果’本發明使用創新全局資料匯流排配置方式以減 小在鄰接匯流排線間之交疊間隔，可減小耦合雜訊而沒有 增加晶片之面積，因而防止在半導體記憶體裝置之資料錯 誤。 * 雖然本發明之技術精神以一些較佳實施例來具體地表 現，但是必需注意這些特定實施例僅在圖示說明本發明， 而沒有限定本發明。更進一步，擅於本技術者理解可實施 各種改變例，而沒有脫離在申請專利範圍內所定義本發明 之精神及範圍下做修改。 例如，雖然在上述實施例中有圖解說明使用1 6-位元全 局資料匯流排之實例，但是本發明也可應用到其中全局資 -16- 1290680 p%月」日修(替換頁丨 [ _ ____ , , —--------- 料匯流排線數增加到3 2位元、64位元等之任何實例。 進一步，雖然在上述實施例中圖解說明本發明應用到 4個排組記憶體，但是本發明也可應用到排組數量大於2 之任何實例。 而且，雖然在上述實施例中圖解說明在資料傳輸單元 之各群組中的繞線次序以順序地實施而且群組爲對稱，但 是在資料傳輸單元之各群組中的繞線順序以非順序地實施 而且群組不對稱的情況下，本發明也可應用到任何實例。
更進一步，雖然在上述實施例圖解說明全局資料匯流 排配置在整個列方向中鄰接之兩個排組，但是本發明也可 應用到任何實例，而不管全局資料匯流排之配置方向及共 享同一全局資料匯流排之排組數量。 而且，在上述第一及第二實施例之情形中，也可應用 到其排組沒有分類成奇數格區及偶數格區之記憶體裝置。 本發明專利申請案包含相關於2 0 0 4年5月1 0日在韓 國專利所（Korean patent office)所提出申請之韓國專利申 請案第2004-32 794號的主要內容（subject matter)，其整個 內谷併合在本文參考。 雖然本發明已對特定實施例詳細說明，但是顯然地擅 於本技術者可實施各種改變例及修改例，而沒有脫離在下 文申請專利項目所定義之本發明的精神及範圍。 【圖式簡單說明】 本發明上述及其他目的及特徵，自下文較佳實施例連 同附圖之詳細說明，將變得顯而易見，其中： -17- 129.0680 Λ Ε1修正替換頁j 第1圖是習用的512Μ DDR2 DRAM全局匯流排配置方 法之圖示； 第2圖是根據本發明第一實施例之512mdDR2DRAM 全局資料匯流排GI 0配置方法之說明圖示； 第3圖是根據本發明第二實施例之5丨2M DDR2 DRAM 全局資料匯流排GIO配置方法之說明圖示； 第4圖是根據本發明第三實施例之512M DDR2 DRAM 全局資料匯流排GIO配置方法之說明圖示。

Claims (1)

1290680 or ^ .,，.，要員明示Wl·'-游日 聲黑H所提之修正本有無超出原説明書 或圖式所揭露之範爝 第94 1 1 5068號「具有多數排組的全局資料匯流排線配置之半 導體記憶體裝置」專利案 (2006年11月修正） 十、申請專利範圍： 1 . 一種具有多數排組的全局資料匯流排線配置之半導體記 憶體裝置，包含： 多數輸入/輸出（I/O)凸點，製備用於資料輸入及輸出 % 全局資料匯流排，配置在第一方向中鄰接排組及I/O 凸點之間，該全局資料匯流排包含一多數全局資料匯流排 線，及 多數第一資料傳輸單元，用於在各排組及全局資料 匯流排間之資料傳輸，
其中對應該各排組之資料傳輸單元分類成多樣群組 ，各群組具有多數連續資料傳輸單元，而且在對應該各 資料傳輸單元之全局資料匯流排第一方向中的全局資料 匯流排線順序地及交錯地配置用於各群組。 2 ·如申請專利範圍第1項之半導體記憶體裝置，其中在對 應各群組所包括該資料傳輸單元之全局資料匯流排第一 方向中的全局資料匯流排線順序地配置。 3 ·如申請專利範圍第2項之半導體記憶體裝置，其中在該 全局資料匯流排第一方向中之全局資料匯流排線的配置 順序，對各群組對稱。 4 . 一種具有多數排組的全局資料匯流排線配置之半導體記 1290680 ;_D'. 憶體裝置，包含： 多數排組，具有第一及第二格區，其共享其一列解 碼器，而且是分別選自第一及第二行解碼器； 多數輸入/輸出（I/O)凸點，製備用於資料輸入及輸出 全局資料匯流排，配置在該第一方向中鄰接排組及 該I/O凸點之間，該全局資料匯流排包含一多數全局資料 匯流排線；
多數第一資料傳輸單元，用於在該第一格區及該全 局資料匯流排間之資料傳輸；及 多數第二資料傳輸單元，用於在該第二格區及全局 資料匯流排間之資料傳輸， 其中對應該第一及第二資料傳輸單元之全局資料匯 流排第一方向中的全局資料匯流排線，順序地及交替地 配置用於各格區。 5 .如申請專利範圍第4項之半導體記憶體裝置，其中對應
_ 一與第二其中個資料傳輸單元之該全局資料匯流排 第一方向中的匯流排以順序來配置。 6 .如申請專利範圍第5項之半導體記憶體裝置，其中對應 該第一資料傳輸單元之該全局資料匯流排第一方向中的 全局資料匯流排線配置次序，對稱於對應該第二資料傳 輸單元之該全局資料匯流排第一方向中的全局資料匯流 排配置次序。 7 · —種具有多數排組的全局資料匯流排線配置之半導體記 -2-
129.0680 憶體裝置，包含： 16個輸入/輸出（I/O)凸點，用於資料輸入及輸出， 其以 〇、 15、 1、 14、 2、 13、 3、 12、 4、 11、 5、 10、 6 、9、7及8之次序來配置； 全局資料匯流排，配置在列方向中鄰接第一及第二 排組及該1 6個I/O凸點之間，該全局資料匯流排包含一 多數全局資料匯流排線；及
1 6個資料傳輸單元，用於在該各排組及該全局資料 匯流排間之資料傳輸，其以0、1 5、1、14、2、1 3、3、 12、4、11、5、10、6、9、7及8之次序來配置， 其中在對應該各資料傳輸單元之該全局資料匯流排 第一方向中的全局資料匯流排線，以0、4、15、1 1、1 、5、 14、 10、 2、 6、 13、 9、 3、 7、 12及 8 之次序來配 置。 8 · —種具有多數排組的全局資料匯流排線配置之半導體記 憶體裝置，包含： 16個輸入/輸出（I/O)凸點，用於資料輸入及輸组， 其以 0、15、1、14、2、13、3、12、4、11、5、10、6 、9、7及8之次序來配置； 全局資料匯流排，配置在列方向中鄰接第一及第二 排組及該1 6個I/O凸點之間，該全局資料匯流排包含一 多數全局資料匯流排線；及 1 6個資料傳輸單元，用於在該各排組及該全局資料 匯流排間之資料傳輸，其以0、1 5、1、14、2、1 3、3、 Ι29Λ680 缛日修(#替换頁! 12、4、11、5、10、6、9、7及8之次序來配置； 其中對應該資料傳輸單元之該全局資料匯流排第一 方向中的全局資料匯流排線，以0、4、2、6、1 5、1 1、 13、9、1、5、3、7、14、10、12 及 8 之次序來配置。 9 · 一種具有多數排組的全局資料匯流排線配置之半導體記 憶體裝置，包含：
多數排組，每一排組具有奇數及偶數格區，其共享 一個列解碼器，而且是分別選自第一及第二行解碼器； 16個輸入/輸出（I/O)凸點，用於資料輸入及輸出， 其以 0 、 15、 1、 14、 2、 13、 3、 12、 4、 11、 5、 10、 6 、9、7及8之次序來配置； 全局資料匯流排，配置在列方向中鄰接第一及第二 排組及該1 6個I/O凸點之間，該全局資料匯流排包含一 多數全局資料匯流排線；及 1 6個資料傳輸單元，用於在該奇數格區及該全局資 料匯流排間之資料傳輸，其以0奇、4奇、1 5奇、1 1奇、1奇
、5奇、14奇、10奇、2奇、6奇、13奇、9奇、3奇、7奇、 12奇及8奇之次序來配置；及 16個資料傳輸單元，用於在該偶數格區及該全局資 料匯流排間之資料傳輸，其以〇偶、4偶、1 5偶、1 1偶、1偶 、5偶、14偶、10偶、2偶、6偶、13偶、9偶、3偶、7偶、 12偶及8偶之次序來配置， 其中在對應該3 2個資料傳輸單元之該全局資料匯 流排之列方向中的全局資料匯流排線，以〇奇、0偶、4奇 -4- 1290680 年月·日修(0正替換頁 、4偶、15奇、15偶、11奇、11偶、1奇、1偶、5奇、5偶 、1 4奇、14偶、1 0奇、1 0偶、2奇、2偶、6奇、6偶、1 3奇 、1 3偶、9奇、9偶、3奇、3偶、7奇、7偶、12奇、12偶、 8奇及8偶之次序來配置。
1290680 七、指定代表圖：
(一） 本案指定代表圖為：無。 (二） 本代表圖之元件符號簡單說明： 無
八、本案若有化學式時，請揭示最能顯示發明特徵的化學式： 無
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