KR20080111693A - 다결정 실리콘층의 제조 방법, 이를 이용하여 형성된박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치 - Google Patents

다결정 실리콘층의 제조 방법, 이를 이용하여 형성된박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치 Download PDF

Info

Publication number
KR20080111693A
KR20080111693A KR1020070059968A KR20070059968A KR20080111693A KR 20080111693 A KR20080111693 A KR 20080111693A KR 1020070059968 A KR1020070059968 A KR 1020070059968A KR 20070059968 A KR20070059968 A KR 20070059968A KR 20080111693 A KR20080111693 A KR 20080111693A
Authority
KR
South Korea
Prior art keywords
layer
silicon layer
oxide film
thermal oxide
metal catalyst
Prior art date
Application number
KR1020070059968A
Other languages
English (en)
Inventor
양태훈
이기용
서진욱
박병건
이길원
Original Assignee
삼성모바일디스플레이주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성모바일디스플레이주식회사 filed Critical 삼성모바일디스플레이주식회사
Priority to KR1020070059968A priority Critical patent/KR20080111693A/ko
Priority to JP2008138586A priority patent/JP2009004770A/ja
Priority to TW097121814A priority patent/TWI382471B/zh
Priority to CNA2008101285328A priority patent/CN101330004A/zh
Priority to EP08158539A priority patent/EP2006903A3/en
Priority to US12/142,210 priority patent/US7825476B2/en
Publication of KR20080111693A publication Critical patent/KR20080111693A/ko
Priority to US12/891,379 priority patent/US8445336B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02694—Controlling the interface between substrate and epitaxial layer, e.g. by ion implantation followed by annealing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1277—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using a crystallisation promoting species, e.g. local introduction of Ni catalyst
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 기판을 제공하고, 상기 기판 상에 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층 상에 10 내지 50Å 두께로 열산화막을 형성하고, 상기 실리콘 열산화막 상에 결정화를 위한 금속 촉매층을 형성하고, 상기 기판을 열처리하여 상기 결정화를 위한 금속 촉매층의 금속 촉매를 이용하여 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 것을 포함하는 것을 특징으로 하는 다결정 실리콘층의 제조방법을 이용하여, 상기 비정질 실리콘층을 SGS 결정화법에 의해 다결정 실리콘층으로 형성할 수 있으며, 상기 열산화막을 상기 비정질 실리콘층의 탈수소 공정에서 동시에 형성함으로써, 상기 SGS 결정화법을 위한 캡핑층을 형성하기 위한 별도의 공정을 감소시켜서 공정을 간소화할 수 있는 다결정 실리콘층의 제조 방법, 상기 제조 방법을 이용하여 제조된 다결정 실리콘층을 이용하는 박막트랜지스터, 그의 제조방법, 및 이를 구비한 유기전계발광표시장치에 관한 것이다.
Figure P1020070059968
열산화막, SGS 결정화법

Description

다결정 실리콘층의 제조 방법, 이를 이용하여 형성된 박막트랜지스터, 그의 제조방법, 및 이를 포함하는 유기전계발광표시장치 {Fabricating method of polycrystalline silicon, TFT fabricated using the same, fabricating method of the TFT, and organic lighting emitting diode(OLED) display device comprising the same}
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 SGS 결정화법으로 다결정 실리콘층을 제조하는 공정의 단면도이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 다결정 실리콘층의 제조방법을 이용하여 형성된 다결정 실리콘층, 열산화막이 형성되지 않았거나 10Å 미만으로 형성된 경우의 다결정 실리콘층, 및 열산화막이 50Å 초과하여 형성된 경우의 다결정 실리콘층의 사진이며, 도 2d는 화학 기상 증착법으로 수백 Å 두께의 산화막이 형성된 경우의 다결정 실리콘층의 사진이다.
도 3a 내지 3d는 본 발명의 일 실시예에 따른 다결정 실리콘층의 제조방법을 이용하여 탑 게이트 박막트랜지스터를 제조하는 공정의 단면도이다.
도 4a 내지 4c는 본 발명의 일 실시예에 따른 다결정 실리콘층의 제조방법을 이용하여 바텀 게이트 박막트랜지스터를 제조하는 공정의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 탑 게이트 박막트랜지스터를 포함하는 유기전계발광표시장치의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 300, 400: 기판 110, 310, 410: 버퍼층
120, 320, 440: 비정질 실리콘층 130, 330, 450: 열산화막
140, 340, 460: 금속 촉매층 160, 360, 470: 다결정 실리콘층
370, 475: 반도체층 380, 430: 게이트 절연막
385, 420: 게이트 전극 390: 층간 절연막
391, 392, 491, 492: 소스/드레인 전극 480: 오믹 콘택층
510: 절연막 520: 제 1 전극
530: 화소정의막 540: 유기막층
550: 제 2 전극
본 발명은 다결정 실리콘층의 제조방법, 이를 이용하여 형성된 박막트랜지스터, 그의 제조방법, 및 이를 포함하는 유기전계발광표시장치에 관한 것으로, 보다 자세하게는 비정질 실리콘층 상에 10 내지 50Å 두께의 열산화막을 형성함으로써, 상기 비정질 실리콘층을 SGS 결정화법으로 결정화할 수 있으며, SGS 결정화법에서 캡핑층을 형성하기 위한 별도의 공정을 감소시킬 수 있는 다결정 실리콘층의 제조방법, 이를 이용하여 형성된 박막트랜지스터, 그의 제조방법, 및 이를 이용하는 유기전계발광표시장치에 관한 것이다.
일반적으로, 다결정 실리콘층은 높은 전계 효과 이동도와 고속 동작 회로에 적용이 가능하며 CMOS 회로 구성이 가능하다는 장점이 있어 박막트랜지스터용 반도체층의 용도로서 많이 사용되고 있다. 이러한 다결정 실리콘층을 이용한 박막트랜지스터는 주로 능동 행렬 액정 디스플레이 장치(AMLCD)의 능동소자와 유기 전계 발광 소자(OLED)의 스위칭 소자 및 구동 소자에 사용된다.
상기 비정질 실리콘을 다결정 실리콘으로 결정화하는 방법은 고상 결정화법(Solid Phase Crystallization), 엑시머 레이저 결정화법(Excimer Laser Crystallization), 금속 유도 결정화법(Metal Induced Crystallization) 및 금속 유도 측면 결정화법(Metal Induced Lateral Crystallization) 등이 있는데, 고상 결정화법은 비정질 실리콘층을 박막트랜지스터가 사용되는 디스플레이 소자의 기판을 형성하는 물질인 유리의 변형 온도인 약 700℃ 이하의 온도에서 수 시간 내지 수십 시간에 걸쳐 어닐링하는 방법이고, 엑시머 레이저 결정화법은 엑시머 레이저를 비정질 실리콘층에 주사하여 매우 짧은 시간 동안 국부적으로 높은 온도로 가열하여 결정화하는 방법이며, 금속 유도 결정화법은 니켈, 팔라듐, 금, 알루미늄 등의 금속을 비정질 실리콘층과 접촉시키거나 주입하여 상기 금속에 의해 비정질 실리콘층이 다결정 실리콘층으로 상 변화가 유도되는 현상을 이용하는 방법이고, 금 속 유도 측면 결정화법은 금속과 실리콘이 반응하여 생성된 실리사이드가 측면으로 계속하여 전파되면서 순차로 비정질 실리콘층의 결정화를 유도하는 방법을 이용하는 결정화 방법이다.
그러나, 상기의 고상 결정화법은 공정 시간이 너무 길뿐만 아니라 고온에서 장시간 열처리함으로써 기판의 변형이 발생하기 쉽다는 단점이 있고, 엑시머 레이저 결정화법은 고가의 레이저 장치가 필요할 뿐만 아니라 다결정화된 표면의 돌기(protrusion)가 발생하여 반도체층과 게이트 절연막의 계면 특성이 나쁘다는 단점이 있으며, 상기 금속 유도 결정화법 또는 금속 유도 측면 결정화법으로 결정화하는 경우에는 많은 양의 금속 촉매가 결정화된 다결정 실리콘층에 잔류하여 박막트랜지스터의 반도체층의 누설 전류를 증가시키는 단점이 있다.
현재, 금속을 이용하여 비정질 실리콘층을 결정화하는 방법은 고상결정화(Solid Phase Crystallization)보다 낮은 온도에서 빠른 시간 내에 결정화시킬 수 있는 장점을 가지고 있기 때문에 많이 연구되고 있다. 금속을 이용한 결정화 방법으로 대표적인 것으로 금속 유도 결정화(MIC, Metal Induced Crystallization) 방법과 금속 유도 측면 결정화(MILC, Metal Induced Lateral Crystallization) 방법이 있다. 그러나, 금속 촉매를 이용하는 상기 방법의 경우는 금속 촉매에 의한 오염으로 인하여 박막트랜지스터의 소자 특성이 저하되는 문제점이 있다.
상기와 같은 금속 촉매의 오염 문제를 해결하기 위하여 비정질 실리콘층으로 확산되는 금속 촉매의 농도를 저농도로 조절하여 결정립의 크기를 수 ㎛ 내지 수백 ㎛ 까지 조절할 수 있는 결정화 방법인 SGS(Super Grain Silicon) 결정화법이 개발 되었다. 상기 SGS 결정화법에서는 상기 비정질 실리콘층으로 확산되는 금속 촉매의 농도를 저농도로 조절하기 위한 일 실시예로, 상기 비정질 실리콘층 상에 금속 촉매의 확산을 제어할 수 있는 캡핑층을 형성하고, 상기 캡핑층 상에 금속 촉매층을 형성한 후 열처리하여 금속 촉매를 확산시켜 상기 비정질 실리콘층을 SGS 결정화법에 의해 다결정 실리콘층으로 결정화시킬 수 있다.
그러나 상기와 같은 경우에는 화학적 기상 증착법 또는 물리적 기상 증착법에 의하여 캡핑층을 형성하기 위한 별도의 공정이 수반되어야 하므로, 공정이 단순하지 않은 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로서, SGS 결정화법에서 캡핑층을 형성하기 위한 별도의 공정을 감소시킬 수 있는 다결정 실리콘층의 제조방법, 이를 이용하여 형성된 박막트랜지스터, 그의 제조방법, 및 이를 이용하는 유기전계발광표시장치를 제공하는데 목적이 있다.
상기한 목적을 달성하기 위하여 기판을 제공하고, 상기 기판 상에 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층 상에 10 내지 50Å 두께로 열산화막을 형성하고, 상기 실리콘 열산화막 상에 결정화를 위한 금속 촉매층을 형성하고, 상기 기판을 열처리하여 상기 결정화를 위한 금속 촉매층의 금속 촉매를 이용하여 상 기 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 것을 포함하는 다결정 실리콘층의 제조방법을 제공한다.
또한 본 발명은 기판; 상기 기판 상에 위치하며, 금속 촉매를 이용하여 결정화된 반도체층; 상기 반도체층 상에 위치하는 10 내지 50Å 두께의 열산화막; 상기 열산화막 상에 위치하는 게이트 절연막; 상기 게이트 절연막 상에 위치하는 게이트 전극; 상기 게이트 전극 상에 위치하는 층간 절연막; 및 상기 층간 절연막 상에 위치하며, 상기 반도체층의 소스/드레인 영역과 전기적으로 연결되는 소스/드레인 전극을 포함하는 것을 특징으로 하는 박막트랜지스터를 제공한다.
또한 본 발명은 기판을 제공하고, 상기 기판 상에 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층 상에 10 내지 50Å 두께로 열산화막을 형성하고, 상기 열산화막 상에 결정화를 위한 금속 촉매층을 형성하고, 상기 기판을 열처리하여 상기 결정화를 위한 금속 촉매층의 금속 촉매를 이용하여 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화시키고, 상기 금속 촉매층을 제거하고, 상기 열산화막을 패터닝하며, 상기 다결정 실리콘층을 패터닝하여 반도체층을 형성하고, 상기 반도체층 및 열산화막을 포함하는 기판 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트 전극을 형성하고, 상기 게이트 전극 상에 층간 절연막을 형성하고, 상기 층간 절연막 상에 상기 반도체층의 소스/드레인 영역과 전기적으로 연결되는 소스/드레인 전극을 형성하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법을 제공한다.
또한 본 발명은 기판; 상기 기판 상에 위치하며, 금속 촉매를 이용하여 결정 화된 반도체층; 상기 반도체층 상에 위치하는 10 내지 50Å 두께의 열산화막; 상기 열산화막 상에 위치하는 게이트 절연막; 상기 게이트 절연막 상에 위치하는 게이트 전극; 상기 게이트 전극 상에 위치하는 층간 절연막; 상기 층간 절연막 상에 위치하며, 상기 반도체층의 소스/드레인 영역과 전기적으로 연결되는 소스/드레인 전극; 상기 소스 또는 드레인 전극에 전기적으로 연결되는 제 1 전극; 상기 제 1 전극 상에 위치하는 발광층을 포함하는 유기막층; 및 상기 유기막층 상에 위치하는 제 2 전극을 포함하는 것을 특징으로 하는 유기전계발광표시장치를 제공한다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다.
도 1a 내지 1c는 본 발명의 일 실시예에 따른 SGS 결정화법으로 다결정 실리콘층을 제조하는 공정의 단면도이다.
도 1a를 참조하면, 유리, 스테인레스 스틸 또는 플라스틱 등으로 이루어진 기판(100)상에 화학적 기상 증착(Chemical Vapor Deposition)법 또는 물리적 기상 증착(Physical Vapor Deposition)법을 이용하여 실리콘 산화막 또는 실리콘 질화막과 같은 절연막의 단층 또는 복층으로 버퍼층(110)을 형성한다. 이때 상기 버퍼층(110)은 기판(100)에서 발생하는 수분 또는 불순물의 확산을 방지하거나, 결정화시 열의 전달 속도를 조절함으로써, 비정질 실리콘층의 결정화가 잘 이루어질 수 있도록 하는 역할을 한다.
이어서, 상기 버퍼층(110) 상에 비정질 실리콘층(120)을 형성한다. 이때, 상 기 비정질 실리콘층(120)은 일반적으로 화학적 기상 증착법에 의해 형성하게 되는데, 화학적 기상 증착법에 의해 형성된 상기 비정질 실리콘층(120)은 수소와 같은 가스를 함유하게 되고, 이러한 가스는 전자 이동도를 감소시키는 등의 문제를 발생시킬 수 있으므로, 상기 비정질 실리콘층(120) 내에 수소가 잔류하지 않도록 탈수소 공정을 진행할 수 있다.
이어서, 상기 비정질 실리콘층(120) 상에 10 내지 50Å 두께의 열산화막(130)을 형성한다. 상기 열산화막(130)은 산소 가스 또는 수증기 및 불활성 가스를 포함하는 분위기에서 상기 비정질 실리콘층을 열산화시켜 형성할 수 있다. 이때, 상기 열산화는 400도 내지 700도의 온도에서 이루어질 수 있는데, 400도 미만에서 열산화가 일어나기 어려울 수 있고, 700도를 초과하는 경우에는 열산화시 기판의 변형 등이 일어날 수 있다. 상기 불활성 가스로는 질소 가스 또는 아르곤 가스 등이 있는데, 질소 가스를 포함하는 분위기에서 형성하는 경우, 막질이 보다 치밀해질 수 있다.
상기 열산화막(130)은 10 내지 50Å 두께로 형성한다. 상기 열산화막(130)이 10Å 미만의 두께인 경우에는,상기 열산화막(130)이 상기 비정질 실리콘층(120)으로 확산되는 금속 촉매의 농도를 제어하는 캡핑층의 역할을 다 하지 못하여 SGS 결정화법에 의한 결정화가 아닌 MIC 결정화법에 의한 결정화가 일어날 수 있다. 반면에 상기 열산화막(130)이 50Å 초과하는 두께인 경우에는, 상기 비정질 실리콘층(120)으로 확산되는 금속 촉매의 양이 적어 결정화의 핵인 시드의 양이 적게 형성될 수 있으므로, 상기 비정질 실리콘층(120)이 완전하게 결정화되지 않을 수도 있다.
상기 열산화막(130)은, 보다 바람직하게는, 17 내지 26Å 두께로 형성한다. 상기 두께 범위의 상기 열산화막(130)을 통해 금속 촉매를 확산시켜 상기 비정질 실리콘층(120)을 결정화하는 경우에, 상기 비정질 실리콘층(120)은 SGS 결정화법에 의해서 완전한 결정화가 일어날 수 있으며, 결정화된 다결정 실리콘층에 잔존하는 금속 촉매의 농도도 저농도로 제어할 수 있다.
일반적으로 화학 기상 증착법이나 물리 기상 증착법 등으로 산화막을 형성하는 경우에는 상기 산화막의 두께를 수십 Å 이하로 얇게 형성하도록 제어하는 것이 공정상 어려워 양산 가능한 산화막의 두께는 수백 Å이 되며, 또한 상기 산화막은 상기 열산화막(130)에 비하여 막질이 균일하지 않다. 따라서 상기 산화막을 SGS 결정화법에서 캡핑층으로 이용하는 경우에는 결정화를 위한 금속 촉매가 상기 비정질 실리콘층(120) 내로 불균일하게 확산할 수 있으며, 두꺼운 두께로 인하여 상기 비정질 실리콘층(120) 내에 금속 촉매가 확산되지 않거나 결정화를 위한 시드를 형성할 정도의 농도로 확산되지 않는 영역도 발생하여, 상기 비정질 실리콘층(120)이 SGS 결정화법에 의해 균일하게 결정화되지 않을 수 있다.
이에 반하여, 상기 열산화막(130)은 상기 비정질 실리콘층(120)을 열산화시켜 형성하는 것으로, 화학 기상 증착법이나 물리 기상 증착법 등을 이용하여 산화막을 형성하는 경우보다 막질을 균일하게 형성할 수 있으므로, 상기 열산화막(130)을 이용하면, 상기 비정질 실리콘층(120) 내에 결정화를 위한 금속 촉매가 균일하게 확산될 수 있다. 또한 상기 열산화막(130)은 10 내지 50Å의 얇은 두께로 형성 할 수 있으므로, 상기 비정질 실리콘층(120)이 SGS 결정화법에 의해 완전하게 결정화될 수 있도록 상기 금속 촉매를 확산시키는 것이 가능하다.
또한, 상기 열산화막(130)은 상기 비정질 실리콘층(120)의 탈수소 공정에서 동시에 형성할 수 있다. 상기와 같이 탈수소 공정에서 상기 열산화막(130)을 동시에 형성하는 경우에는 SGS 결정화를 위해 캡핑층을 형성하기 위한 별도의 공정을 감소시킬 수 있어, 공정을 더욱 단순화시킬 수 있다.
이어서, 도 1b를 참조하면, 상기 열산화막(130) 상에 금속 촉매를 증착하여 금속 촉매층(140)을 형성한다. 이때, 상기 금속 촉매는 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 및 Pt로 이루어진 군에서 선택되는 어느 하나를 사용할 수 있는데, 바람직하게는 니켈(Ni)을 이용한다. 이때, 상기 금속 촉매층(140)은 상기 열산화막(130) 상에 1011 내지 1015atoms/㎠의 면밀도로 형성하는데, 상기 금속 촉매가 1011atoms/㎠의 면밀도 보다 적게 형성된 경우에는 결정화의 핵인 시드의 양이 적어 상기 비정질 실리콘층(120)이 다결정 실리콘층으로 결정화하기 어렵고, 상기 금속 촉매가 1015atoms/㎠의 면밀도 보다 많게 형성된 경우에는 비정질 실리콘층으로 확산되는 금속 촉매의 양이 많아 MIC 결정화법에 의한 결정화가 일어나고, 또한, 잔류하는 금속 촉매의 양이 많아 지게 되어 상기 다결정 실리콘층을 패터닝하여 형성되는 반도체층의 특성이 저하될 수 있다.
이어서, 도 1c를 참조하면, 상기 버퍼층(110), 비정질 실리콘층(120), 열산화막(130) 및 금속 촉매층(140)이 형성된 상기 기판(100)을 열처리(150)하여 상기 비정질 실리콘층(120)을 SGS 결정화법에 의하여 결정화한다. 상기 열처리(150)시 상기 열산화막(130)을 통과하여 확산하는 금속 촉매들(140a, 140b) 중 미량의 금속 촉매(140b)들만이 상기 비정질 실리콘층(120)의 표면으로 확산하게 되고, 대부분의 금속 촉매(140a)들은 상기 비정질 실리콘층(120)에 도달하지도 못하거나 상기 열산화막(130)을 통과하지 못하게 된다.
여기서, 상기 열산화막(130)을 통과하여 상기 비정질 실리콘층(120)의 표면에 확산한 금속 촉매(140b)들에 의해 상기 비정질 실리콘층(120)이 다결정 실리콘층(160)으로 결정화된다. 즉, 상기 확산한 금속 촉매(140b)가 상기 비정질 실리콘층(120)의 실리콘과 결합하여 금속 실리사이드를 형성하고 상기 금속 실리사이드가 결정화의 핵인 시드(seed)를 형성하게 되어 비정질 실리콘층이 다결정 실리콘층으로 결정화하게 된다. 이때, 상기 열처리(150) 공정은 로(furnace) 공정, RTA(Rapid Thermal Annealling) 공정, UV 공정 또는 레이저(Laser) 공정 중 어느 하나의 공정을 이용할 수 있다.
상기 열처리(150) 공정은 두 번에 걸쳐 실시할 수 있는데, 제 1 열처리 공정은 상기 금속 촉매층(140)의 금속 촉매가 상기 열산화막(130)과 상기 비정질 실리콘층(120)의 계면으로 이동하여 시드(seed)를 형성하는 공정이고, 제 2 열처리 공정은 상기 시드에 의해 상기 비정질 실리콘층(120)이 다결정 실리콘층으로 결정화하는 공정이다. 이때, 제1 열처리 공정의 공정 온도는 200 내지 800℃이고, 제 2 열처리 공정의 공정 온도는 400 내지 1300℃이다.
또한, 도 1c 에서는 상기 금속 촉매층(140)을 제거하지 아니하고, 상기 열처 리(150)을 진행하였으나, 본 실시예와 달리 상기 제1 열처리 공정 이후, 상기 금속 촉매층(140)을 제거하여 제2 열처리 공정 동안 금속 촉매의 확산 또는 침투가 발생하지 않도록 할 수 있다.
상기 열산화막(130) 및 상기 금속 촉매층(140)을 이용하여 SGS 결정화법에 의해 결정화된 상기 다결정 실리콘층(160)내에는 상기 다결정 실리콘층(160)의 상부면으로부터, 즉 상기 다결정 실리콘층(160)과 상기 열산화막(130)이 접하는 표면으로부터 상기 기판(100) 방향으로 100Å 거리에 결정화를 위한 금속 촉매가 1*e9 내지 1*e13 atomes/㎠ 존재하게 된다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 다결정 실리콘층의 제조방법을 이용하여 형성된 다결정 실리콘층, 상기 열산화막(130)이 형성되지 않았거나 10Å 미만으로 형성된 경우의 다결정 실리콘층, 및 상기 열산화막(130)이 50Å를 초과하여 형성된 경우의 다결정 실리콘층의 사진이다. 또한 도 2d는 비정질 실리콘층 상에 화학 기상 증착법이나 물리 기상 증착법 등으로 산화막이 형성된 경우의 다결정 실리콘층의 사진이다.
먼저, 도 2a는 본 발명의 실시예에 따라 상기 비정질 실리콘층(120) 상에 상기 열산화막(130)을 10 내지 50Å 두께로 형성하고, 상기 비정질 실리콘층(120)을 SGS 결정화법에 의해 결정화시킨 다결정 실리콘층의 사진이다.
도 2a를 참조하면, 다결정 실리콘층이 시드 간의 간격이 20㎛ 정도인, 즉 20㎛ 정도 크기의 결정립들로 형성된 것을 알 수 있다. 또한, 상기 결정립의 중심부 에 시드(a), 상기 결정립들이 서로 만나서 생기는 결정립계(b), 및 상기 시드(a)와 상기 결정립계(b)의 사이의 영역(c)이 존재함을 확인할 수 있다. SGS 결정화법에 의한 다결정 실리콘층에는 상기와 같이 시드, 결정립계, 및 시드와 결정립계 사이 영역이 결정성이 서로 다른 세 영역이 존재하게 되는데, 상기 도 2a에 의하면 상기 세 영역이 존재함을 확인할 수 있다. 따라서 본 실시예에 따른 다결정 실리콘층의 제조방법에 의하면, SGS 결정화법에 의한 결정화가 일어났음을 확인할 수 있다.
다음, 도 2b는 본 발명의 실시예와 달리, 상기 비정질 실리콘층(120) 상에 상기 열산화막(130)이 형성되지 않았거나, 10Å 미만으로 형성하고, 상기 비정질 실리콘층(120)을 결정화시킨 다결정 실리콘층의 사진이다.
도 2b를 참조하면, 상기 다결정 실리콘층에서는 결정립계를 확인할 수 없으며, 상기 다결정 실리콘층은 단지 금속 실리사이드들의 집합체(d)가 골고루 분포되어 형성되어 있음을 확인할 수 있다. 따라서 상기 다결정 실리콘층은 MIC 결정화법에 의한 결정화가 일어났음을 알 수 있다.
다음, 도 2c는 본 발명의 실시예와 달리, 상기 비정질 실리콘층(120) 상에 상기 열산화막(130)을 50Å 초과한 100Å 두께로 형성하고, 상기 비정질 실리콘층(120)을 결정화시킨 다결정 실리콘층의 사진이다.
도 2c를 참조하면, 상기 다결정 실리콘층에서는 상기 비정질 실리콘층으로 확산된 금속 촉매의 양이 적어 결정화의 핵인 시드의 양이 적게 형성되어, 상기 비정질 실리콘층이 SGS 결정화법에 의해 완전하게 결정화되지 못하고, 고상 결정화법(SPC 결정화법)에 의한 결정화 영역과 혼재하는 영역(e)이 존재함을 확인할 수 있다. 즉, 상기 (e) 영역에서는, 본 발명의 실시예에 따라 SGS 결정화법에 의해 완전하게 결정화된 상기 도 2a와 비교하여보면, SGS 결정화 영역과 SPC 결정화 영역이 서로 혼재하면서 결정립 경계가 분명하지 못한 영역이 형성되었음을 확인할 수 있다.
다음, 도 2d는 본 발명의 실시예와 달리, 상기 비정질 실리콘층(120) 상에 화학 기상 증착법으로 수백Å 두께의 산화막을 증착하고, 상기 비정질 실리콘층(120)을 결정화시킨 다결정 실리콘층의 사진이다.
도 2d를 참조하면, 상기 산화막이 불균일하게 형성되어 금속 촉매의 확산이 불균일하게 일어남으로 인하여, 상기 다결정 실리콘층 내에는 SGS 결정화법에 의해 결정화된 영역(f)만이 아니라 MIC 결정화법에 의해 결정화된 영역과 SGS 결정화법에 의해 결정화된 영역이 혼재하는 영역(g)이 존재함을 알 수 있다.
따라서 본 발명에서와 같이, 상기 비정질 실리콘층(120) 상에 10 내지 50Å 두께로 상기 열산화막(130)을 형성하고, 상기 열산화막(130) 상에 상기 금속 촉매층(140)을 형성하는 경우에, 상기 비정질 실리콘층(120)이 SGS 결정화법에 의해 결정화됨을 알 수 있다. 또한 상기 열산화막(130)을 상기 비정질 실리콘층(120)의 탈수소 공정에서 동시에 형성하는 경우에는, 캡핑층을 형성하기 위한 별도의 공정을 감소시켜 공정을 단순화시킬 수 있다.
도 3a 내지 3d는 본 발명의 일 실시예에 따른 다결정 실리콘층의 제조 방법을 이용하여 탑 게이트 박막트랜지스터를 제조하는 공정의 단면도이다. 하기에서 특별히 언급되는 경우를 제외하고는 상기 도 1의 실시예에서 언급된 것을 참조한 다.
도 3a를 참조하면, 유리, 스테인레스 스틸 또는 플라스틱 등으로 이루어진 기판(300)상에 버퍼층(310)을 형성한다. 다음, 상기 도 1의 실시예에서와 같이, 상기 버퍼층(310) 상에 비정질 실리콘층(320), 열산화막(330), 및 금속 촉매층(340)을 형성한 후, 열처리(350)하여 상기 비정질 실리콘층(320)을 SGS결정화법에 의한 다결정 실리콘층(360)으로 형성한다.
이어서, 도 3b를 참조하면, 상기 금속 촉매층(340)을 제거한 후, 상기 다결정 실리콘층(360) 및 상기 열산화막(330)을 패터닝한다. 상기 패터닝된 다결정 실리콘층은 박막트랜지스터의 반도체층(370)이 된다. 상기 다결정 실리콘층(360) 및 상기 열산화막(330)을 패터닝하는 것은 본 실시예에서와 달리 후속하는 공정에서 할 수도 있다.
이어서, 상기 기판 전면에 게이트 절연막(380)을 형성한다. 상기 게이트 절연막(380)은 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층일 수 있다. 본 실시예에서는 상기 열산화막(330)을 제거하지 않고, 상기 열산화막(330) 상에 상기 게이트 절연막(380)을 형성한다. 이때, 상기 열산화막(330)은 상기 반도체층(370)과 후에 형성되는 게이트 전극을 절연시키기 위한 절연막의 역할을 한다. 상기 열산화막(330)은 화학 기상 증착법이나 물리기상 증착법 등에 의해 형성된 산화막보다 막의 결함밀도가 낮으며, 막질이 균일하므로 이를 제거하지 않고 남겨두는 경우에는, 상기 반도체층(370)과 게이트 전극의 절연특성을 더욱 향상시킬 수 있다. 한편, 본 실시예에서와 달리 상기 열산화막(330)을 제거하고 상기 게이트 절연 막(380)을 형성할 수도 있다.
계속해서, 상기 게이트 절연막(380) 상에 알루미늄(Al) 또는 알루미늄-네오디뮴(Al-Nd)과 같은 알루미늄 합금의 단일층이나, 크롬(Cr) 또는 몰리브덴(Mo) 합금 위에 알루미늄 합금이 적층된 다중층을 게이트 전극용 금속층(도시안됨)을 형성하고, 사진 식각공정으로 상기 게이트 전극용 금속층을 식각하여 상기 반도체층(370)의 채널 영역와 대응되는 부분에 게이트 전극(385)을 형성한다.
이어서, 도 3c에 도시된 바와 같이 상기 게이트 전극(385)을 마스크로 사용하여 도전형의 불순물 이온을 도핑하여 소오스 영역(371)과 드레인 영역(372)을 형성한다. 상기 불순물 이온은 p형 또는 n형 불순물인데, 상기 p형 불순물은 붕소(B), 알루미늄(Al), 칼륨(Ga) 및 인듐(In)으로 이루어진 군에서 선택할 수 있고, 상기 n형 불순물은 인(P), 안티몬(Sb) 및 비소(As)로 이루어진 군에서 선택되는 어느 하나를 이용할 수 있다. 이때, 불순물이 도핑되지 않은 상기 소오스 영역(371)과 드레인 영역(372)의 사이에 위치한 불순물이 도핑되지 않은 영역은 채널 영역(373)으로 작용한다. 그러나, 상기 도핑 공정은 게이트 전극(385)을 형성하기 전에 포토레지스트를 형성하여 진행할 수도 있다.
이어서, 도 3d를 참조하면, 상기 게이트 전극(385)을 포함하는 기판 전면에 걸쳐 층간절연막(390)을 형성한다. 여기서, 상기 층간절연막(390)은 실리콘 질화막, 실리콘 산화막 또는 이들의 다중층일 수도 있다.
이어서, 상기 층간절연막(390), 상기 게이트 절연막 (380), 및 상기 열산화막(330)을 식각하여 상기 반도체층(370)의 소오스/드레인 영역(371,372)을 노출시 키는 콘택홀을 형성한다. 이어서, 상기 콘택홀을 통하여 상기 소오스/드레인 영역(371,372)과 연결되는 소오스/드레인 전극(391,392)을 형성한다. 여기서, 상기 소오스/드레인 전극(391,392)은 몰리브덴(Mo), 크롬(Cr), 텅스텐(W), 알루미늄-네오디뮴(Al-Nd), 티타늄(Ti), 몰리브덴텅스텐(MoW) 및 알루미늄(Al)중에서 선택되는 어느 하나로 형성할 수 있다. 이로써 상기 반도체층(370), 상기 게이트 전극(385) 및 상기 소오스/드레인 전극(391,392)을 포함하는 탑 게이트 박막트랜지스터를 완성한다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 다결정 실리콘층의 제조방법을 이용하여 바텀 게이트 박막트랜지스터의 제조방법을 설명하기 위한 단면도이다. 하기에서 특별히 언급되는 경우를 제외하고는 상기 실시예들에서 언급된 것을 참조한다.
도 4a를 참조하면, 기판(400)상에 버퍼층(410)을 형성한다. 상기 버퍼층(410) 상에 게이트 전극용 금속층(도시안됨)을 형성하고, 사진 식각공정으로 상기 게이트 전극용 금속층을 식각하여 게이트 전극(420)을 형성한다. 이어서, 상기 게이트 전극(420)이 형성된 기판(400) 상에 게이트 절연막(430)을 형성한다.
이어서, 도 4b를 참조하면, 상기 게이트 절연막(430) 상에 비정질 실리콘층(440)을 형성한 후, 상기 비정질 실리콘층(440) 상에 10 내지 50Å 두께의 열산화막(450)을 형성한다. 상기 열산화막(450)을 상기 비정질 실리콘층(440)의 탈수소 공정에서 동시에 형성하면, SGS 결정화법으로 상기 비정질 실리콘층(440)을 결정화하기 위해 캡핑층을 형성하기 위한 별도의 공정을 감소시킬 수 있어, 공정을 단순 화시킬 수 있다.
다음, 상기 열산화막(450) 상에 금속 촉매층(460)을 형성한 후, 열처리(465)하여 상기 비정질 실리콘층(440)을 SGS결정화법에 의한 다결정 실리콘층(470)으로 형성한다.
이어서, 도 4c를 참조하면, 상기 금속 촉매층(460) 및 상기 열산화막(450)을 제거하고, 상기 다결정 실리콘층(470)을 패터닝한다. 상기 패터닝된 다결정 실리콘층은 박막트랜지스터의 반도체층(475)이 된다. 상기 금속 촉매층(460) 및 상기 열산화막(450)을 제거하는 것은, 본 실시예에서와는 달리, 상기 금속 촉매층(460)의 금속 촉매가 상기 열산화막(450)과 상기 비정질 실리콘층(440)의 계면으로 이동하여 시드(seed)를 형성하는 제 1 열처리 공정을 실시한 후에 제거할 수도 있다.
이어서, 상기 반도체층(475) 상에 오믹콘택물질막 및 소오스/드레인 도전막을 차례로 적층하고, 적층된 소오스/드레인 도전막 및 오믹콘택물질막을 차례로 패터닝하여 소오스/드레인 전극들(491,492) 및 오믹콘택층(ohmic contact layer; 480)을 형성한다. 상기 오믹콘택층(480)은 불순물이 도핑된 비정질 실리콘막일 수 있다.
상기 소오스/드레인 도전막 및 상기 오믹콘택물질막을 마스크 절감을 위해 하나의 마스크를 사용하여 수행할 수 있다. 이와 같이 하는 경우, 상기 오믹콘택층(480)은 상기 소오스/드레인 전극(491, 492) 하부 전체에 위치할 수 있다. 상기 오믹콘택층(480)은 상기 반도체층(475)과 상기 소오스/드레인 전극(491, 492) 사이에 개재되어 상기 소오스/드레인 전극(491, 492)과 상기 반도체층(475)이 오믹 콘 택될 수 있도록 한다. 한편, 상기 오믹콘택층(480)은 생략될 수도 있다. 이 경우, 상기 소오스/드레인 도전막을 적층하기 전에 반도체층(475)에 도전영역을 형성하여 상기 소오스/드레인 전극(491, 492)과 오믹 콘택을 형성할 수 있다. 이로써 상기 게이트 전극(420), 상기 반도체층(475), 및 상기 소오스/드레인 전극(491,492)을 포함하는 바텀 게이트 박막트랜지스터를 완성한다.
도 5는 본 발명의 일 실시예에 따른 탑 게이트 박막트랜지스터를 포함하는 유기전계발광표시장치의 단면도이다.
도 5를 참조하면, 상기 본 발명의 도 3d의 실시예에 따른 박막트랜지스터를 포함하는 상기 기판(300) 전면에 절연막(510)을 형성한다. 상기 절연막(510)은 무기막인 실리콘 산화막, 실리콘 질화막 또는 실리게이트 온 글래스 중에서 선택되는 어느 하나 또는 유기막인 폴리이마이드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin) 또는 아크릴레이트(acrylate) 중에서 선택되는 어느 하나로 형성할 수 있다. 또한 상기 무기막과 상기 유기막의 적층구조로 형성될 수도 있다.
상기 절연막(510)을 식각하여 상기 소오스 또는 드레인 전극(391,392)을 노출시키는 비아홀을 형성한다. 상기 비아홀을 통하여 상기 소오스 또는 드레인 전극(391,392) 중 어느 하나와 연결되는 제 1 전극(520)을 형성한다. 상기 제 1 전극(520)은 애노드 또는 캐소드로 형성할 수 있다. 상기 제 1 전극(520)이 애노드인 경우, 상기 애노드는 ITO, IZO 또는 ITZO 중에서 어느 하나로 이루어진 투명 도전막으로 형성할 수 있으며, 캐소드인 경우 상기 캐소드는 Mg, Ca, Al, Ag, Ba 또는 이들의 합금을 사용하여 형성할 수 있다.
이어서, 상기 제 1 전극(520) 상에 상기 제 1 전극(520)의 표면 일부를 노출시키는 개구부를 갖는 화소정의막(530)을 형성하고, 상기 노출된 제 1 전극(520) 상에 발광층을 포함하는 유기막층(540)을 형성한다. 상기 유기막층(540)에는 정공주입층, 정공수송층, 정공억제층, 전자억제층, 전자주입층 및 전자수송층으로 이루어진 군에서 선택되는 하나 또는 복수의 층을 더욱 포함할 수 있다. 이어서, 상기 유기막층(540) 상에 제 2 전극(550)을 형성한다. 이로써 본 발명의 일 실시예에 따른 유기전계발광표시장치를 완성한다.
따라서, 상기 비정질 실리콘층 상에 10 내지 50Å 두께의 열산화막을 형성함으로써, 상기 비정질 실리콘층을 SGS 결정화법에 의해서 결정화하여 다결정 실리콘층으로 제조할 수 있으며, 상기 열산화막을 상기 비정질 실리콘층의 탈수소 공정에서 동시에 형성함으로써, SGS 결정화법에서 필요한 캡핑층을 형성하기 위한 별도의 공정을 제거할 수 있어, 공정을 단순화시킬 수 있다. 또한 절연특성이 뛰어난 상기 열산화막을 제거하지 않고 반도체층과 게이트 전극의 절연을 위한 막으로 이용함으로써, 상기 반도체층과 게이트 전극 사이의 절연특성도 향상시킬 수 있다.
상기한 바와 같이 본 발명에 따르면, SGS 결정화법으로 비정질 실리콘층을 다결정 실리콘층으로 형성할 수 있으며, 캡핑층 형성을 위한 별도의 공정을 감소시킬 수 있게 함으로써, 공정을 단순화시킨 다결정 실리콘층의 제조방법,이를 이용하 여 형성된 박막트랜지스터, 그의 제조방법, 및 이를 포함하는 유기전계발광표시장치를 제공할 수 있다.

Claims (24)

  1. 기판을 제공하고,
    상기 기판 상에 비정질 실리콘층을 형성하고,
    상기 비정질 실리콘층 상에 10 내지 50Å 두께로 열산화막을 형성하고,
    상기 실리콘 열산화막 상에 결정화를 위한 금속 촉매층을 형성하고,
    상기 기판을 열처리하여 상기 결정화를 위한 금속 촉매층의 금속 촉매를 이용하여 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 것을 포함하는 것을 특징으로 하는 다결정 실리콘층의 제조방법.
  2. 제 1 항에 있어서,
    상기 비정질 실리콘층을 형성하고 난 후에, 상기 비정질 실리콘층의 탈수소
    공정을 더욱 포함하는 것을 특징으로 하는 다결정 실리콘층의 제조방법.
  3. 제 2 항에 있어서,
    상기 비정질 실리콘층의 탈수소 공정에서 동시에 상기 열산화막을 형성하는 것을 특징으로 하는 다결정 실리콘층의 제조방법.
  4. 제 1 항에 있어서,
    상기 열산화막은 산소 가스 또는 수증기 및 불활성 가스를 포함하는 분위기 에서 상기 비정질 실리콘층을 열산화시켜 형성하는 것을 특징으로 하는 다결정 실리콘층의 제조방법.
  5. 제 4 항에 있어서,
    상기 불활성 가스는 질소 가스인 것을 특징으로 하는 다결정 실리콘층의 제조방법.
  6. 제 1 항에 있어서,
    상기 열산화막은 400도 내지 700도의 온도에서 형성하는 것을 특징으로 하는다결정 실리콘층의 제조방법.
  7. 제 1 항에 있어서,
    상기 비정질 실리콘층을 상기 결정화를 위한 금속 촉매층의 금속 촉매를 이용하여 SGS(Super Grain Silicon) 결정화법에 의해 결정화하는 것을 특징으로 하는 다결정 실리콘층의 제조방법.
  8. 제 1 항에 있어서,
    상기 결정화를 위한 금속 촉매층의 금속 촉매의 농도는 1012 내지 1014 atoms/㎠ 로 형성하는 것을 특징으로 하는 다결정 실리콘층의 제조방법.
  9. 기판;
    상기 기판 상에 위치하며, 금속 촉매를 이용하여 결정화된 반도체층;
    상기 반도체층 상에 위치하는 10 내지 50Å 두께의 열산화막;
    상기 열산화막 상에 위치하는 게이트 절연막;
    상기 게이트 절연막 상에 위치하는 게이트 전극;
    상기 게이트 전극 상에 위치하는 층간 절연막; 및
    상기 층간 절연막 상에 위치하며, 상기 반도체층의 소스/드레인 영역과 전기적으로 연결되는 소스/드레인 전극을 포함하는 것을 특징으로 하는 박막트랜지스터.
  10. 제 9 항에 있어서,
    상기 열산화막의 두께는 17 내지 26Å 인 것을 특징으로 하는 박막트랜지스터.
  11. 제 9 항에 있어서,
    상기 반도체층과 상기 열산화막이 접하는 표면으로부터 상기 기판 방향으로 100Å 거리의 상기 반도체층 내에 결정화를 위한 금속 촉매가 1*e9 내지 1*e13 atomes/㎠ 존재하는 것을 특징으로 하는 박막트랜지스터.
  12. 제 9 항에 있어서,
    상기 반도체층은 SGS(Super Grain Silicon) 결정화법으로 결정화된 것을 특징으로 하는 박막트랜지스터.
  13. 기판을 제공하고,
    상기 기판 상에 비정질 실리콘층을 형성하고,
    상기 비정질 실리콘층 상에 10 내지 50Å 두께로 열산화막을 형성하고,
    상기 열산화막 상에 결정화를 위한 금속 촉매층을 형성하고,
    상기 기판을 열처리하여 상기 결정화를 위한 금속 촉매층의 금속 촉매를 이용하여 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화시키고,
    상기 금속 촉매층을 제거하고,
    상기 열산화막을 패터닝하며, 상기 다결정 실리콘층을 패터닝하여 반도체층을 형성하고,
    상기 반도체층 및 열산화막을 포함하는 기판 상에 게이트 절연막을 형성하고,
    상기 게이트 절연막 상에 게이트 전극을 형성하고,
    상기 게이트 전극 상에 층간 절연막을 형성하고,
    상기 층간 절연막 상에 상기 반도체층의 소스/드레인 영역과 전기적으로 연결되는 소스/드레인 전극을 형성하는 것을 포함하는 것을 특징으로 하는 박막트랜 지스터의 제조방법.
  14. 제 13 항에 있어서,
    상기 비정질 실리콘층을 형성하고 난 후에, 상기 비정질 실리콘층의 탈수소
    공정을 더욱 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  15. 제 14 항에 있어서,
    상기 비정질 실리콘층의 탈수소 공정에서 동시에 상기 열산화막을 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  16. 제 13 항에 있어서,
    상기 열산화막은 산소 가스 또는 수증기 및 불활성 가스를 포함하는 분위기에서 상기 비정질 실리콘층을 열산화시켜 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  17. 제 16 항에 있어서,
    상기 불활성 가스는 질소 가스인 것을 특징으로 하는 박막트랜지스터의 제조방법.
  18. 제 13 항에 있어서,
    상기 열산화막은 400도 내지 700도의 온도에서 형성하는 것을 특징으로 하는박막트랜지스터의 제조방법.
  19. 제 13 항에 있어서,
    상기 비정질 실리콘층을 상기 결정화를 위한 금속 촉매층의 금속 촉매를 이용하여 SGS(Super Grain Silicon) 결정화법에 의해 결정화하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  20. 제 13 항에 있어서,
    상기 결정화를 위한 금속 촉매층의 금속 촉매의 농도는 1012 내지 1014 atoms/㎠ 로 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  21. 기판;
    상기 기판 상에 위치하며, 금속 촉매를 이용하여 결정화된 반도체층;
    상기 반도체층 상에 위치하는 10 내지 50Å 두께의 열산화막;
    상기 열산화막 상에 위치하는 게이트 절연막;
    상기 게이트 절연막 상에 위치하는 게이트 전극;
    상기 게이트 전극 상에 위치하는 층간 절연막;
    상기 층간 절연막 상에 위치하며, 상기 반도체층의 소스/드레인 영역과 전기 적으로 연결되는 소스/드레인 전극;
    상기 소스 또는 드레인 전극에 전기적으로 연결되는 제 1 전극;
    상기 제 1 전극 상에 위치하는 발광층을 포함하는 유기막층; 및
    상기 유기막층 상에 위치하는 제 2 전극을 포함하는 것을 특징으로 하는 유기전계발광표시장치.
  22. 제 21 항에 있어서,
    상기 열산화막의 두께는 17 내지 26Å 인 것을 특징으로 하는 유기전계발광표시장치.
  23. 제 19 항에 있어서,
    상기 반도체층과 상기 열산화막이 접하는 표면으로부터 상기 기판 방향으로 100Å 거리의 상기 반도체층 내에 결정화를 위한 금속 촉매가 1*e9 내지 1*e13 atomes/㎠ 존재하는 것을 특징으로 하는 유기전계발광표시장치.
  24. 제 19 항에 있어서,
    상기 반도체층은 SGS(Super Grain Silicon) 결정화법으로 결정화된 것을 특징으로 하는 유기전계발광표시장치.
KR1020070059968A 2007-06-19 2007-06-19 다결정 실리콘층의 제조 방법, 이를 이용하여 형성된박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치 KR20080111693A (ko)

Priority Applications (7)

Application Number Priority Date Filing Date Title
KR1020070059968A KR20080111693A (ko) 2007-06-19 2007-06-19 다결정 실리콘층의 제조 방법, 이를 이용하여 형성된박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
JP2008138586A JP2009004770A (ja) 2007-06-19 2008-05-27 多結晶シリコン層の製造方法、これを用いて形成した薄膜トランジスタ、その製造方法、並びに、これを備えた有機電界発光表示装置
TW097121814A TWI382471B (zh) 2007-06-19 2008-06-11 多晶矽製造方法、以之製造之ｔｆｔ、ｔｆｔ製造方法及含該ｔｆｔ之有機發光二極體顯示裝置
CNA2008101285328A CN101330004A (zh) 2007-06-19 2008-06-19 多晶硅的制法、薄膜晶体管及制法及有机发光二极管显示装置
EP08158539A EP2006903A3 (en) 2007-06-19 2008-06-19 Method of fabricating polycrystalline silicon, TFT fabricated using the same, method of fabricating the TFT, and organic light emitting diode display device including the TFT
US12/142,210 US7825476B2 (en) 2007-06-19 2008-06-19 Method of fabricating polycrystalline silicon, TFT fabricated using the same, method of fabricating the TFT, and organic light emitting diode display device including the TFT
US12/891,379 US8445336B2 (en) 2007-06-19 2010-09-27 Method of fabricating polycrystalline silicon, TFT fabricated using the same, method of fabricating the TFT, and organic light emitting diode display device including the TFT

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070059968A KR20080111693A (ko) 2007-06-19 2007-06-19 다결정 실리콘층의 제조 방법, 이를 이용하여 형성된박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치

Publications (1)

Publication Number Publication Date
KR20080111693A true KR20080111693A (ko) 2008-12-24

Family

ID=39682502

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070059968A KR20080111693A (ko) 2007-06-19 2007-06-19 다결정 실리콘층의 제조 방법, 이를 이용하여 형성된박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치

Country Status (6)

Country Link
US (2) US7825476B2 (ko)
EP (1) EP2006903A3 (ko)
JP (1) JP2009004770A (ko)
KR (1) KR20080111693A (ko)
CN (1) CN101330004A (ko)
TW (1) TWI382471B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101244298B1 (ko) * 2011-07-13 2013-03-18 광주과학기술원 열처리를 이용하는 발광 다이오드의 제조방법 및 이를 이용하여 형성된 발광 다이오드
US8507917B2 (en) 2010-09-03 2013-08-13 Samsung Display Co., Ltd. Thin film transistor, method for manufacturing the same, and display device using the same

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080111693A (ko) * 2007-06-19 2008-12-24 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조 방법, 이를 이용하여 형성된박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
KR100965260B1 (ko) * 2008-01-25 2010-06-22 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법 및 이를 구비한유기전계발광표시장치
KR101408962B1 (ko) * 2008-07-01 2014-06-17 삼성디스플레이 주식회사 트랜지스터의 제조방법 및 이를 이용한 유기전계발광표시장치의 제조방법
KR100965259B1 (ko) * 2008-12-18 2010-06-22 삼성모바일디스플레이주식회사 유기전계발광표시장치 및 그의 제조방법
KR101088457B1 (ko) * 2009-04-07 2011-12-01 주식회사 테라세미콘 금속 촉매를 이용한 폴리 실리콘 마스크의 제조방법 및 이를 이용한 반도체 소자의 제조방법
KR101011806B1 (ko) 2009-04-30 2011-02-07 노코드 주식회사 다결정 실리콘 박막의 제조방법
KR101147414B1 (ko) * 2009-09-22 2012-05-22 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 그 제조 방법
KR20120106766A (ko) * 2009-11-20 2012-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
CN101807545B (zh) * 2010-03-22 2013-04-24 中国科学院上海微***与信息技术研究所 二极管及电阻转换存储器的制造方法
CN102254797A (zh) * 2010-05-18 2011-11-23 京东方科技集团股份有限公司 低温多晶硅薄膜及其制造方法、晶体管和显示装置
WO2011145632A1 (en) * 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
KR101809661B1 (ko) * 2011-06-03 2017-12-18 삼성디스플레이 주식회사 박막 트랜지스터, 그 제조 방법 및 이를 포함하는 유기 발광 표시 장치
KR101860859B1 (ko) * 2011-06-13 2018-05-25 삼성디스플레이 주식회사 박막트랜지스터의 제조 방법, 상기 방법에 의해 제조된 박막트랜지스터, 유기발광표시장치의 제조방법, 및 상기 방법에 의해 제조된 유기발광표시장치
KR20130007283A (ko) * 2011-06-30 2013-01-18 삼성디스플레이 주식회사 박막 트랜지스터, 이를 구비한 표시 장치, 및 그 제조 방법
WO2013047629A1 (en) 2011-09-29 2013-04-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6082562B2 (ja) * 2011-10-27 2017-02-15 株式会社半導体エネルギー研究所 半導体装置
EP2613346B1 (en) * 2011-11-11 2022-06-08 BOE Technology Group Co., Ltd. Thin film transistor, manufacturing method thereof and display device
US9087694B2 (en) 2012-06-03 2015-07-21 Silicon Solar Solutions, Llc Ultra-large grain polycrystalline semiconductors through top-down aluminum induced crystallization (TAIC)
US9123673B2 (en) 2013-03-12 2015-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer back side processing structure and apparatus
CN103311105A (zh) * 2013-05-16 2013-09-18 上海大学 铝在低温下诱导非晶硅薄膜晶化为多晶硅薄膜的方法
US9166181B2 (en) 2014-02-19 2015-10-20 International Business Machines Corporation Hybrid junction field-effect transistor and active matrix structure
CN104538350A (zh) * 2014-12-30 2015-04-22 深圳市华星光电技术有限公司 多晶硅基板及其制造方法
CN104465371A (zh) * 2014-12-31 2015-03-25 深圳市华星光电技术有限公司 准分子激光退火前处理方法、薄膜晶体管及其生产方法
KR20170001827A (ko) * 2015-06-25 2017-01-05 삼성디스플레이 주식회사 유기 발광 표시 장치
CN105140180B (zh) * 2015-08-24 2018-03-13 武汉华星光电技术有限公司 薄膜晶体管阵列基板的制作方法及多晶硅材料的制作方法
CN105470312A (zh) 2016-02-19 2016-04-06 深圳市华星光电技术有限公司 低温多晶硅薄膜晶体管及其制造方法
US11063095B2 (en) 2017-06-01 2021-07-13 Boe Technology Group Co., Ltd. Array substrate, display panel having the same, and method of fabricating array substrate
KR102596210B1 (ko) * 2018-05-25 2023-10-30 엘지디스플레이 주식회사 Tft 기판 및 이를 포함한 표시장치
KR102639769B1 (ko) * 2018-11-22 2024-02-26 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
US11842937B2 (en) * 2021-07-30 2023-12-12 Wolfspeed, Inc. Encapsulation stack for improved humidity performance and related fabrication methods

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0794756A (ja) * 1993-07-27 1995-04-07 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
TW264575B (ko) * 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
JP3431033B2 (ja) * 1993-10-29 2003-07-28 株式会社半導体エネルギー研究所 半導体作製方法
JP3190512B2 (ja) * 1994-02-10 2001-07-23 株式会社半導体エネルギー研究所 半導体作製方法
US6162667A (en) * 1994-03-28 2000-12-19 Sharp Kabushiki Kaisha Method for fabricating thin film transistors
US6326248B1 (en) * 1994-06-02 2001-12-04 Semiconductor Energy Laboratory Co., Ltd. Process for fabricating semiconductor device
JP3621151B2 (ja) * 1994-06-02 2005-02-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5840600A (en) * 1994-08-31 1998-11-24 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device and apparatus for treating semiconductor device
US6465287B1 (en) * 1996-01-27 2002-10-15 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating a semiconductor device using a metal catalyst and high temperature crystallization
JPH10228248A (ja) * 1996-12-09 1998-08-25 Semiconductor Energy Lab Co Ltd アクティブマトリクス表示装置およびその作製方法
JP4090569B2 (ja) * 1997-12-08 2008-05-28 株式会社半導体エネルギー研究所 半導体装置、液晶表示装置及びｅｌ表示装置
JPH11354441A (ja) * 1998-06-08 1999-12-24 Seiko Epson Corp 半導体装置の製造方法
US6346437B1 (en) * 1998-07-16 2002-02-12 Sharp Laboratories Of America, Inc. Single crystal TFT from continuous transition metal delivery method
JP3033579B2 (ja) * 1999-03-15 2000-04-17 ソニー株式会社 薄膜トランジスタの製法
JP2002368010A (ja) * 2001-06-05 2002-12-20 Matsushita Electric Ind Co Ltd 薄膜トランジスタの製造方法
JP4056720B2 (ja) * 2001-08-30 2008-03-05 株式会社半導体エネルギー研究所 結晶質半導体膜の作製方法
JP2003197618A (ja) * 2001-12-25 2003-07-11 Sanyo Electric Co Ltd 薄膜形成方法
KR100478757B1 (ko) 2002-04-17 2005-03-24 엘지.필립스 엘시디 주식회사 실리콘 결정화방법
KR100470274B1 (ko) 2002-11-08 2005-02-05 진 장 덮개층을 이용한 비정질 물질의 상 변화 방법
KR100618614B1 (ko) 2003-09-02 2006-09-08 진 장 플렉서블 금속 기판 상의 실리콘 박막 형성 방법
KR100666564B1 (ko) * 2004-08-04 2007-01-09 삼성에스디아이 주식회사 박막트랜지스터의 제조 방법
KR100656495B1 (ko) 2004-08-13 2006-12-11 삼성에스디아이 주식회사 박막트랜지스터 및 그 제조 방법
KR100721555B1 (ko) * 2004-08-13 2007-05-23 삼성에스디아이 주식회사 박막트랜지스터 및 그 제조 방법
KR100611766B1 (ko) * 2004-08-24 2006-08-10 삼성에스디아이 주식회사 박막트랜지스터 제조 방법
KR100752378B1 (ko) 2005-10-14 2007-08-27 삼성에스디아이 주식회사 유기 전계 발광 장치 및 그 제조 방법
KR100708720B1 (ko) * 2005-10-19 2007-04-17 삼성에스디아이 주식회사 유기 박막 트랜지스터, 이의 제조 방법 및 이를 구비한평판 표시 장치
JP4680850B2 (ja) * 2005-11-16 2011-05-11 三星モバイルディスプレイ株式會社 薄膜トランジスタ及びその製造方法
KR20080111693A (ko) * 2007-06-19 2008-12-24 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조 방법, 이를 이용하여 형성된박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
KR200440762Y1 (ko) 2007-07-23 2008-07-01 주식회사 성안세이브 안전모용 머리고정 조절기

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8507917B2 (en) 2010-09-03 2013-08-13 Samsung Display Co., Ltd. Thin film transistor, method for manufacturing the same, and display device using the same
KR101244298B1 (ko) * 2011-07-13 2013-03-18 광주과학기술원 열처리를 이용하는 발광 다이오드의 제조방법 및 이를 이용하여 형성된 발광 다이오드

Also Published As

Publication number Publication date
EP2006903A3 (en) 2008-12-31
JP2009004770A (ja) 2009-01-08
US7825476B2 (en) 2010-11-02
TWI382471B (zh) 2013-01-11
CN101330004A (zh) 2008-12-24
EP2006903A2 (en) 2008-12-24
US20080315207A1 (en) 2008-12-25
US20110014755A1 (en) 2011-01-20
US8445336B2 (en) 2013-05-21
TW200903651A (en) 2009-01-16

Similar Documents

Publication Publication Date Title
KR20080111693A (ko) 다결정 실리콘층의 제조 방법, 이를 이용하여 형성된박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
KR100889626B1 (ko) 박막트랜지스터, 그의 제조방법, 이를 구비한유기전계발광표시장치, 및 그의 제조방법
KR100864884B1 (ko) 박막트랜지스터, 그의 제조방법 및 이를 구비한유기전계발광표시장치
KR100875432B1 (ko) 다결정 실리콘층의 제조 방법, 이를 이용하여 형성된박막트랜지스터, 그의 제조방법 및 이를 포함하는유기전계발광표시장치
KR100889627B1 (ko) 박막트랜지스터, 그의 제조방법, 및 이를 구비한유기전계발광표시장치
KR100965260B1 (ko) 박막트랜지스터, 그의 제조방법 및 이를 구비한유기전계발광표시장치
JP5091017B2 (ja) 薄膜トランジスタの製造方法
KR101002666B1 (ko) 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
JP5497324B2 (ja) 多結晶シリコンの製造方法、薄膜トランジスタ、その製造方法及びそれを含む有機電界発光表示装置
KR101049799B1 (ko) 박막트랜지스터, 그의 제조방법 및 이를 포함하는 유기전계발광표시장치
KR101030027B1 (ko) 박막트랜지스터, 그의 제조방법 및 그를 포함하는 유기전계발광표시장치
KR100742382B1 (ko) 박막트랜지스터의 제조방법
JP5274341B2 (ja) 薄膜トランジスタ、その製造方法及びそれを含む有機電界発光表示装置
KR100731756B1 (ko) 박막트랜지스터의 제조방법
KR101049810B1 (ko) 박막트랜지스터, 그의 제조방법 및 이를 포함하는 유기전계발광표시장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
N231 Notification of change of applicant
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
E902 Notification of reason for refusal
B601 Maintenance of original decision after re-examination before a trial
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20090512

Effective date: 20110105

Free format text: TRIAL NUMBER: 2009101004317; TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20090512

Effective date: 20110105