KR100728969B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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KR100728969B1 KR1020050132160A KR20050132160A KR100728969B1 KR 100728969 B1 KR100728969 B1 KR 100728969B1 KR 1020050132160 A KR1020050132160 A KR 1020050132160A KR 20050132160 A KR20050132160 A KR 20050132160A KR 100728969 B1 KR100728969 B1 KR 100728969B1
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Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 캐패시터 형성 영역 및 배선용 콘택 형성 영역으로 구획된 반도체 기판을 제공하는 단계와, 기판 상에 절연막을 형성하는 단계와, 절연막을 식각하여 캐패시터 형성 영역에 스토리지노드용 제1홀을 형성함과 아울러 배선용 콘택 형성 영역에 플러그용 제2홀을 형성하는 단계와, 제1홀을 포함한 캐패시터 형성 영역에 오목형 스토리지노드, 유전막 및 플레이트노드용 제1도전막을 차례로 형성하는 단계와, 제1도전막을 포함한 절연막 상에 제1홀은 매립하지만 제2홀은 매립하지 않도록 플레이트노드용 제2도전막을 형성하는 단계와, 제2도전막 상에 제2홀을 매립하도록 플레이트노드용 제3도전막을 형성하는 단계와, 제3도전막 상에 층간절연막을 형성하는 단계와, 제2홀 상부의 층간절연막 부분과 그 아래의 제3도전막 부분 및 제2홀 내부의 제3도전막의 일부를 식각하여 플러그용 제3홀을 형성하는 단계와, 제3홀 내에 플러그용 도전막을 매립하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1d는 종래 기술에 따라 오목형 스토리지노드를 포함한 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 오목형 스토리지노드를 포함한 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
C : 셀영역 P : 주변영역
CPR : 캐패시터 형성 영역 MCR : 배선용 콘택 형성 영역
200 : 반도체 기판 210 : 게이트
215 : 제1절연막 217 : 랜딩플러그
220 : 비트라인 225 : 제2절연막
227 : 스토리지노드용 콘택플러그 235 : 제3절연막
SH : 제1홀 PH : 제2홀
240 : 스토리지노드용 도전막 SN : 스토리지노드
DL : 유전막 a : CVD-TiN막
b : PVD-TiN막 c : 폴리실리콘막
PN : 플레이트노드 CP : 캐패시터
245 : 층간절연막 H1, H1' : 제1콘택홀
H2, H2' : 제2콘택홀 250 : 플러그용 도전막
250a : 제1콘택플러그 250b : 제2콘택플러그
260 : 금속배선
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 오목형 스토리지노드를 갖는 캐패시터의 플레이트노드와 배선용 콘택플러그간 콘택 저항을 개선할 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 소자 크기도 점점 작아지고 있고, 이에 따라, 디램과 같은 메모리 소자에서 데이터를 저장하는 기억 장소로서 기능하는 캐패시터의 폭(width) 또한 작아지고 있다. 상기 캐패시터는 스토리지노드(storage node)과 플레이트노드(plate node) 사이에 유전체(dielectric)막이 개재된 구조로서, 이러한 구조를 갖는 캐패시터의 저장용량(캐패시턴스)은 전극의 표면적과 유전체막의 유전율에 비례하고, 전극들간의 간격, 즉, 유전체막의 두께에 반비례한다.
따라서, 고용량의 캐패시터를 얻기 위해서는 유전율이 큰 유전체막을 사용하거나, 전극 표면적을 확대시키거나, 또는, 전극들간의 거리를 줄이는 것이 요구된다. 그런데, 전극들간의 거리, 즉, 유전체막의 두께를 줄이는 것은 한계가 있기 때 문에, 고용량의 캐패시터를 형성하기 위한 연구는 유전율이 큰 유전체막을 사용하거나, 전극 표면적을 넓히는 방식으로 진행되고 있다.
여기서, 상기 전극 표면적을 증가시키기 위한 방법으로는 스토리지노드를 오목(concave) 또는 실린더(cylinder) 형태의 3차원 구조로 형성하는 방법이 대표적이며, 오목형 또는 실린더형 스토리전전극의 높이를 증가시킬수록 더 큰 전극 표면적을 얻을 수 있다.
이하에서는 상기 오목형 또는 실린더형 스토리지노드 중에서 오목형 스토리지노드를 갖는 반도체 소자의 제조방법을 설명하도록 한다.
도 1a 내지 도 1d는 종래의 오목형 스토리지노드를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 셀영역(C)과 주변영역(P)으로 구획되고, 게이트(110)와 비트라인(120) 등 소정의 하부구조물들이 구비된 반도체 기판(100)을 마련한다. 여기서, 상기 셀영역(C)은 캐패시터 형성 영역(CPR)과 배선용 콘택 형성 영역(MCR)으로 구분된다. 한편, 미설명된 도면부호 115은 제1절연막을, 117는 랜딩플러그를, 125는 제2절연막을, 그리고 127는 스토리지노드용 콘택플러그를 각각 나타낸다.
다음으로, 상기 기판 결과물 상에 식각정지용 절연막(130)과 제3절연막(135)을 차례로 형성한 후, 상기 스토리지노드용 콘택플러그(127) 상부의 제3절연막(135)을 식각정지용 절연막(130)이 노출될 때까지 식각하고, 이어서, 상기 노출된 식각정지용 절연막(130) 부분을 식각하여 셀영역(C)의 스토리지노드용 콘택플러그(127)를 노출시키는 스토리지노드용 홀(SH)을 형성한다. 여기서, 상기 제1, 제2 및 제3절연막(115, 125, 135)은 통상 산화막으로 형성하고, 식각정지용 절연막(130)은 질화막으로 형성한다.
도 1b를 참조하면, 상기 스토리지노드용 홀(SH) 표면 및 제3절연막(135) 상에 TiN막, Ti막 또는 Ru막과 같은 스토리지노드용 도전막을 형성한다.
그런 다음, 상기 제3절연막(135) 상에 형성된 스토리지노드용 도전막 부분을 선택적으로 제거하여 스토리지노드용 홀(SH) 표면 상에 서로 분리된 오목형 스토리지노드(SN)들을 형성한다.
도 1c를 참조하면, 상기 스토리지노드(SN)를 포함한 제3절연막(135) 전면 상에 유전막(DL) 및 플레이트노드(PN)를 차례로 형성한 후, 상기 주변영역(P) 상에 형성된 플레이트노드(PN)와 유전막(DL)을 식각하여 캐패시터 형성 영역(CPR) 상에 오목형 스토리지노드(SN)를 갖는 캐패시터(CP)를 형성한다.
여기서, 상기 플레이트노드(PN)는 일반적으로, CVD(Chemical Vaporization Deposition)-TiN막(a), PVD(Physical Vaporization Deposition)-TiN막(b) 및 폴리실리콘막(c)의 적층막으로 형성하는데, 이때, 상기 CVD-TiN막(a)과 PVD-TiN막(b)은 저저항의 금속막으로서 플레이트노드(PN)의 저항을 낮춰주는 역할을 하고, 상기 폴리실리콘막(c)은 PVD-TiN막(b)의 캡핑막(capping layer)으로서 PVD-TiN막(b)의 산화를 방지하는 역할을 한다. 특히, 상기 CVD-TiN막(a)은 단차 피복성(step coverage)이 우수하여 스토리지노드용 홀(SH)을 매립하기가 용이하다.
다시 말해, 상기 플레이트노드(PN)의 형성은, 먼저 단차 피복성이 우수한 CVD 공정에 따른 CVD-TiN막(a)으로 스토리지노드용 홀(SH)을 어느 정도 매립한 다 음, PVD 공정에 따른 PVD-TiN막(b)으로 저저항 TiN막의 두께를 확보한 후, 폴리실리콘막(c)으로 PVD-TiN막(b)을 캡핑하는 방식으로 진행한다.
도 1d를 참조하면, 상기 캐패시터(CP)가 형성된 기판 결과물의 전면 상에 층간절연막(145)을 형성하고, 상기 배선용 콘택 형성 영역(MCR)의 층간절연막(145)과 플레이트노드(PN)를 식각하여 플레이트노드(PN)의 측면부을 노출시키는 제1콘택홀(H1)을 형성함과 아울러, 상기 주변영역(P)의 층간절연막(145), 제3절연막(135), 식각정지용 질화막(130) 및 제2절연막(125)을 식각하여 비트라인(120)을 노출시키는 제2콘택홀(H2)을 형성한다.
여기서, 도시하지는 않았지만, 상기 제1 및 제2콘택홀(H1, H2)의 형성은 상기 결과물 상에 제1 및 제2콘택홀(H1, H2) 형성 영역을 노출시키는 마스크패턴을 형성한 후, 상기 마스크패턴을 식각마스크로 이용해서 노출 영역을 식각함으로써 이루어지며, 상기 마스크패턴은 공지의 노광 및 현상 공정을 포함하는 포토리소그라피(photo lithography) 공정을 통해 형성한다.
그런 다음, 상기 제1 및 제2콘택홀(H1, H2)를 매립하도록 층간절연막(145) 상에 텅스텐과 같은 플러그용 도전막을 증착한다. 그리고 나서, 상기 플러그용 도전막을 CMP(Chemical Mechanical Polishing) 또는 에치-백(etch-back)하여 제1콘택홀(H1) 내에 제1콘택플러그(150a)를 형성함과 아울러 제2콘택홀(H2) 내에 제2콘택플러그(150b)를 형성한다. 여기서, 상기 제1 및 제2콘택플러그(150a, 150b)는 일반적으로 메탈1 콘택(M1C)이라 부르며, 상기 메탈1 콘택은 셀영역(C)의 플레이트노드(PN)와, 주변영역(P)의 게이트(110) 및 비트라인(120) 등과 후속의 금속배선을 연 결하는 전기적 연결 통로가 된다.
다음으로, 상기 결과물 전면 상에 알루미늄과 같은 금속배선용 도전막을 증착하고, 상기 금속배선용 도전막 상에 공지의 포토리소그라피(photo lithography) 공정에 따라 배선 형성 영역을 정의하는 마스크패턴(미도시)을 형성한 후, 상기 마스크패턴을 식각장벽으로 이용해서 금속배선용 도전막을 식각하여 제1 및 제2콘택플러그(150a, 150b)들과 접하는 금속배선(160)을 형성한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 반도체 소자를 제조한다.
그러나, 전술한 종래 기술에서는 제1콘택홀(H1)과 제2콘택홀(H2)을 형성하기위한 식각 공정을 동시에 수행하는데, 상기 제2콘택홀(H2)에 의해 노출되어야 하는 비트라인(120)이 제1콘택홀(H1)에 의해 노출되어야 하는 플레이트노드(PN) 보다 상대적으로 매우 낮은 위치에 형성되어 있으므로, 제1콘택홀(H1) 영역에서는 과도 시각(over-etch)이 이루어지고, 이로 인해, 콘택 저항이 증가하는 문제가 발생한다. 이하에서는 상기 종래 기술의 문제점에 대해 좀 더 자세히 설명하도록 한다.
상기 제1콘택홀(H1) 형성시, PVD-TiN막(b)에서 식각이 정지되는 것이 이상적인데, 이는 PVD-TiN막(b)에서 식각이 정지되는 경우 PVD-TiN막(a)과 플러그용 도전막(150)의 콘택 면적이 가장 넓으므로 플레이트노드(PN)와 제1콘택플러그(150a)간 콘택 저항을 최소화할 수 있기 때문이다. 그러나, 앞서 설명한 바와 같이, 배선용 콘택 형성 영역(MCR)의 PVD-TiN막(b)의 높이가 주변영역(P)에서의 비트라인(120)의 높이 보다 상대적으로 매우 높기 때문에, PVD-TiN막(b)이 식각정지막(etch stop layer)의 역할을 제대로 수행하지 못하고 주변영역(C)의 제3절연막(135)이 식각되는 동안 모두 제거된다. 그리고, 상기 PVD-TiN막(b) 아래의 CVD-TiN막(a)과 유전막(DL) 및 일부 두께의 제3절연막(135)까지 식각된다.
이와 같이, 제1콘택홀(H1) 영역에서 과도 식각이 되면, CVD-TiN막(a) 및 PVD-TiN막(a)과 플러그용 도전막(150) 간의 콘택 면적이 매우 좁아져, 결과적으로는 플레이트노드(PN)와 제1콘택플러그(150a)간 콘택 저항이 증가한다. 이에 따라, 소자의 동작시 상기 플레이트노드(PN)에 인가되는 접압이 불안정해지고, 배선의 신뢰성 및 소자의 동작 특성이 열화된다.
최근 반도체 소자의 고집적화로 콘택플러그 및 배선의 폭이 더욱 감소되고 있는 추세에서 상기한 플레이트노드(PN)와 제1콘택플러그(150a)간 콘택 저항 증가 문제는 무시할 수 없는 문제로 부각되고 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 오목형의 스토리지노드를 갖는 반도체 소자를 형성함에 있어서 캐패시터의 플레이트노드와 배선용 콘택플러그간 콘택 저항을 개선할 수 있는 방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 캐패시터 형성 영역 및 배선용 콘택 형성 영역으로 구획된 반도체 기판을 제공하는 단계; 기판 상에 절연막을 형성하는 단계; 절연막을 식각하여 캐패시터 형성 영역 에 스토리지노드용 제1홀을 형성함과 아울러 배선용 콘택 형성 영역에 플러그용 제2홀을 형성하는 단계; 제1홀을 포함한 캐패시터 형성 영역에 오목형 스토리지노드, 유전막 및 플레이트노드용 제1도전막을 차례로 형성하는 단계; 제1도전막을 포함한 절연막 상에 제1홀은 매립하지만 제2홀은 매립하지 않도록 플레이트노드용 제2도전막을 형성하는 단계; 제2도전막 상에 제2홀을 매립하도록 플레이트노드용 제3도전막을 형성하는 단계; 제3도전막 상에 층간절연막을 형성하는 단계; 제2홀 상부의 층간절연막 부분과 그 아래의 제3도전막 부분 및 제2홀 내부의 제3도전막의 일부를 식각하여 플러그용 제3홀을 형성하는 단계; 및 제3홀 내에 플러그용 도전막을 매립하는 단계;를 포함한다.
여기서, 상기 플러그용 제2홀은 원형, 타원형 및 라인형으로 구성된 그룹으로부터 선택되는 어느 하나의 형으로 형성한다.
상기 제1도전막은 TiN막, Cu막 및 Al막으로 구성된 그룹으로부터 선택되는 어느 하나의 막을 CVD 공정으로 형성한다.
상기 제2도전막은 TiN막, Cu막 및 Al막으로 구성된 그룹으로부터 선택되는 어느 하나의 막을 PVD 공정으로 형성한다.
상기 제3도전막은 폴리실리콘막으로 형성한다.
(실시예)
이하, 첨부된 도면에 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 오목형 스토리지노드를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 셀영역(C)과 주변영역(P)으로 구획되고, 게이트(210)와 비트라인(220) 등 소정의 하부구조물들이 구비된 반도체 기판(200)을 마련한다. 여기서, 상기 셀영역(C)은 캐패시터 형성 영역(CPR)과 배선용 콘택 형성 영역(MCR)으로 구분된다. 한편, 미설명된 도면부호 215은 제1절연막을, 217는 랜딩플러그를, 225는 제2절연막을, 그리고 227는 스토리지노드용 콘택플러그를 각각 나타낸다.
다음으로, 상기 기판 결과물 상에 식각정지용 절연막(230)과 제3절연막(235)을 차례로 형성한 후, 상기 제3절연막(235) 및 식각정지용 절연막(230)을 식각하여 캐패시터 형성 영역(CPR)에 스토리지노드용 제1홀(SH)을 형성함과 아울러 배선용 콘택 형성 영역(MCR)에 플러그용 제2홀(PH)을 형성한다. 여기서, 상기 플러그용 제2홀(PH)은 원형, 타원형 또는 라인형으로 형성할 수 있다.
도 2b를 참조하면, 상기 제1홀(SH) 및 제2홀(PH) 표면을 포함한 제3절연막(235) 상에 스토리지노드용 도전막(240)을 형성한다.
그런 다음, 상기 제3절연막(235) 상에 형성된 제1도전막(240) 부분을 선택적으로 제거하여 제1홀(SH) 표면 상에 서로 분리된 오목형 스토리지노드(SN)들을 형성한다. 이때, 제2홀(PH) 표면 상에도 스토리지노드용 도전막(240)이 잔류된다.
도 2c를 참조하면, 상기 스토리지노드(SN)가 형성된 기판 결과물의 전면 상에 유전막(DL)을 형성하고, 이어서, 상기 유전막(DL) 상에 플레이트노드용 제1도전막으로서 CVD-TiN막(a)을 형성한다.
그런 다음, 상기 CVD-TiN막(a) 상에 캐패시터 형성 영역(CPR)을 가리는 마스 크패턴(M)을 형성한 후, 상기 마스크패턴(M)을 식각장벽으로 이용해서 배선용 콘택 형성 영역(MCR) 및 주변영역(P)의 CVD-TiN막(a)과 유전막(DL) 및 스토리지노드용 도전막(240)을 식각한다.
도 2d를 참조하면, 마스크패턴을 제거한 상태에서, 상기 CVD-TiN막(a)을 포함한 제3절연막(235) 상에 제1홀(SH)은 매립하지만 제2홀(PH)은 매립하지 않도록 플레이트노드용 제2도전막으로서 PVD-TiN막(b)을 형성한다. 그런 다음, 상기 PVD-TiN막(b) 상에 제2홀(PH)을 매립하도록 플레이트노드용 제3도전막이자, PVD-TiN막(b)의 캡핑막인 폴리실리콘막(c)을 형성한다. 이로써, 상기 캐패시터 형성 영역(CPR)에 CVD-TiN막(a)과 PVD-TiN막(b) 및 폴리실리콘막(c)의 적층막으로 구성된 플레이트노드(PN)가 형성된다.
그런 다음, 상기 주변영역(P) 상에 형성된 폴리실리콘막(c)과 PVD-TiN막(b)을 식각하여 캐패시터 형성 영역(CPR) 상에 오목형 스토리지노드(SN)를 갖는 캐패시터(CP)를 형성한다.
도 2e를 참조하면, 상기 캐패시터(CP)가 형성된 기판 결과물의 전면 상에 층간절연막(245)을 형성하고, 상기 배선용 콘택 형성 영역(MCR)의 제2홀(PH) 상부의 층간절연막(245)과 그 아래의 폴리실리콘막(c) 및 제2홀(PH) 내부의 폴리실리콘막(c)의 일부 두께를 식각하여 PVD-TiN막(b)을 노출시키는 제1콘택홀(H1')을 형성함과 아울러, 상기 주변영역(P)의 층간절연막(245), 제3절연막(235), 식각정지용 질화막(230) 및 제2절연막(225)을 식각하여 비트라인(220)을 노출시키는 제2콘택홀(H2')을 형성한다.
그런 다음, 상기 제1 및 제2콘택홀(H1', H2')를 매립하도록 층간절연막(245) 상에 텅스텐과 같은 플러그용 도전막(250)을 증착한다. 그리고 나서, 상기 플러그용 도전막(250)을 CMP 또는 에치-백하여 제1콘택홀(H1') 내에 제1콘택플러그(250a)를 형성함과 아울러 제2콘택홀(H2') 내에 제2콘택플러그(250b)를 형성한다.
다음으로, 상기 결과물 전면 상에 알루미늄과 같은 금속배선용 도전막을 증착하고, 상기 금속배선용 도전막 상에 공지의 포토리소그라피(photo lithography) 공정에 따라 배선 형성 영역을 정의하는 마스크패턴(미도시)을 형성한 후, 상기 마스크패턴을 식각장벽으로 이용해서 금속배선용 도전막을 식각하여 제1 및 제2콘택플러그(250a, 250b)들과 콘택되는 금속배선(260)을 형성한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 반도체 소자를 제조한다.
이와 같이, 본 발명은 오목형 스토리지노드(SN)를 갖는 반도체 소자를 제조함에 있어서, 스토리지노드용 홀 형성시 배선용 콘택 형성 영역(MCR)의 절연막 부분을 식각하여 플러그용 홀을 형성하고, 상기 플러그용 홀 표면에 PVD-TiN막(b)과 폴리실리콘막(c)을 차례로 형성한다. 이 경우, 배선용 콘택 형성 영역(MCR)의 플레이트노드(PN)와 주변영역(P)의 비트라인(220)을 각각 노출시키는 배선용 콘택홀들을 형성할 때, 배선용 콘택 형성 영역(MCR) 부분에서 과도 식각이 발생하더라도 플레이트노드(PN)의 PVD-TiN막(b)과 플러그용 도전막(250)은 충분히 넓은 면적을 콘택되므로 콘택 저항이 개선된다.
종래 기술에서는 배선용 콘택 형성 영역(MCR)에서 PVD-TiN막(b)과 폴리실리 콘막(c)이 수평한 방향으로 형성되어 있기 때문에, 배선용 콘택홀 형성시 과도 식각되는 경우 플레이트노드(PN)와 배선용 콘택플러그간 콘택 면적이 감소하였지만, 본 발명에서는 배선용 콘택 형성 영역의 절연막 내에 수직한 방향으로 PVD-TiN막(b)과 폴리실리콘막(c)을 길게 형성해 주었기 때문에, 배선용 콘택홀 형성시 과도 식각이 되더라도 PVD-TiN막(b)과 배선용 콘택플러그간 콘택 면적이 감소하지 않으며, 오히려 콘택 면적이 증가하여 콘택 저항이 개선된다. 그러므로, 본 발명은 플레이트노드(PN)와 배선용 콘택플러그간 콘택 저항을 종래 보다 감소시킬 수 있고, 플레이트노드(PN)에 인가되는 전압 상태를 보다 안정화시킬 수 있으며, 그러므로, 배선의 신뢰성 및 소자의 동작 특성을 개선할 수 있다.
한편, 전술한 본 발명의 실시예에서는 플레이트노드용 제1도전막으로서 CVD-TiN막을 사용하고, 플레이트노드용 제2도전막으로서 PVD-TiN막을 사용하였지만, 본 발명의 방법은 이에 한정되지 않으며, 경우에 따라서는, 상기 CVD-TiN막 대신에 CVD-Cu막 또는 CVD-Al막을 플레이트노드용 제1도전막으로 사용하고, 상기 PVD-TiN막 대신에 PVD-Cu막 또는 PVD-Al막을 플레이트노드용 제2도전막으로 사용할 수도 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 오목형 스토리지노드를 갖는 반도체 소자를 제조함에 있어서, 배선용 콘택 형성 영역의 절연막 내에 기판과 수직한 방향으로 플레이트노드용 PVD-TiN막과 플레이트노드용 폴리실리콘막의 적층 플러그를 미리 형성해 줌으로써, 배선용 콘택홀 형성시 배선용 콘택 형성 영역에서 과도 식각이 되더라도 플레이트노드와 콘택플러그간의 콘택 면적이 감소하는 문제가 발생하지 않는다.
그러므로, 본 발명은 플레이트노드와 콘택플러그간 콘택 면적을 증가시키고, 플레이트노드에 인가되는 전압 상태를 보다 안정화시킬 수 있으며, 배선의 신뢰성 및 소자의 동작 특성을 개선할 수 있다.

Claims (5)

  1. 캐패시터 형성 영역 및 배선용 콘택 형성 영역으로 구획된 반도체 기판을 제공하는 단계;
    상기 기판 상에 절연막을 형성하는 단계;
    상기 절연막을 식각하여 캐패시터 형성 영역에 스토리지노드용 제1홀을 형성함과 아울러 배선용 콘택 형성 영역에 플러그용 제2홀을 형성하는 단계;
    상기 제1홀을 포함한 캐패시터 형성 영역에 오목형 스토리지노드, 유전막 및 플레이트노드용 제1도전막을 차례로 형성하는 단계;
    상기 제1도전막을 포함한 절연막 상에 제1홀은 매립하지만 제2홀은 매립하지 않도록 플레이트노드용 제2도전막을 형성하는 단계;
    상기 제2도전막 상에 제2홀을 매립하도록 플레이트노드용 제3도전막을 형성하는 단계;
    상기 제3도전막 상에 층간절연막을 형성하는 단계;
    상기 제2홀 상부의 층간절연막 부분과 그 아래의 제3도전막 부분 및 제2홀 내부의 제3도전막의 일부를 식각하여 플러그용 제3홀을 형성하는 단계; 및
    상기 제3홀 내에 플러그용 도전막을 매립하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 플러그용 제2홀은 원형, 타원형 및 라인형으로 구성 된 그룹으로부터 선택되는 어느 하나의 형으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 제1도전막은 TiN막, Cu막 및 Al막으로 구성된 그룹으로부터 선택되는 어느 하나의 막을 CVD 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 제2도전막은 TiN막, Cu막 및 Al막으로 구성된 그룹으로부터 선택되는 어느 하나의 막을 PVD 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 제3도전막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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