KR100728945B1 - 금속라인의 형성방법 - Google Patents
금속라인의 형성방법 Download PDFInfo
- Publication number
- KR100728945B1 KR100728945B1 KR1020010037001A KR20010037001A KR100728945B1 KR 100728945 B1 KR100728945 B1 KR 100728945B1 KR 1020010037001 A KR1020010037001 A KR 1020010037001A KR 20010037001 A KR20010037001 A KR 20010037001A KR 100728945 B1 KR100728945 B1 KR 100728945B1
- Authority
- KR
- South Korea
- Prior art keywords
- metal line
- forming
- metal
- insulating layer
- opening
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 금속라인 간의 연결부분에서 저항 증가로 인한 입출력신호의 속도가 저하되는 것을 방지할 수 있는 금속라인 형성방법에 관해 개시한다.
개시된 본 발명의 금속라인 형성방법은 반도체기판 상에 제 1금속라인을 형성하는 공정과, 기판 상에 제 1금속라인의 일부를 노출시키는 제 1개구부를 가진 제 1절연층을 형성하는 공정과, 제 1개구부를 덮어 제 1금속라인과 전기적으로 연결되며, 제 1금속라인과 중첩되도록 제 2금속라인을 형성하는 공정과, 제 1절연층 상에 제 2금속라인의 일부를 노출시키는 제 2개구부를 가진 제 2절연층을 형성하는 공정과, 제 2개구부를 덮어 제 2금속라인과 전기적으로 연결되는 제 3금속라인을 형성하는 공정을 포함한다.
Description
도 1a 내지 도 1c는 종래기술에 따른 금속라인의 형성을 보인 제조공정도.
도 2a 내지 도 2d는 본 발명에 따른 금속라인의 형성을 보인 제조공정도.
도 3은 본 발명에 따른 제 1금속라인의 평면도.
도면의 주요부분에 대한 부호의 설명
200. 반도체기판 202, 212, 230. 금속라인
204, 214. 절연층 206, 216. 개구부
215. 텅스텐 플러그
본 발명은 반도체장치의 형성방법에 관한 것으로, 보다 상세하게는 금속라인(metal line) 간의 연결부분에서 저항 증가로 인해 입출력(input, output)신호의 속도가 저하되는 것을 방지할 수 있는 금속라인 형성방법에 관한 것이다.
하나의 반도체 칩에는 수 많은 반도체 소자, 예컨대 셀 트랜지스터(cell transistor) 및 셀 캐패시터(capacitor) 등이 형성되어 있다. 그리고 칩안의 셀 영역에서 상기 소자들은 매트릭스(matrix)형태로 배열을 이루고 있고, 각 소자들은 상호연결라인에 의해 연결되어 있다.
이에 따라, 셀 트랜지스터의 게이트나 셀 캐패시터의 하부 전극 등은 비트 라인(bit line)처럼 하나의 라인을 형성하게 된다. 이와같이, 다양한 형태의 금속라인이 반도체 장치의 제조 과정에서 형성된다.
도 1a 내지 도 1c는 종래기술에 따른 금속라인의 형성을 보인 제조공정도이다.
종래기술에 따른 금속라인의 형성방법은, 도 1a에 도시된 바와 같이, 반도체기판(100) 상에 텅스텐을 스퍼터링(sputtering)에 의해 증착한 후, 소정형상으로 패턴 식각하여 제 1금속라인(102)을 형성한다. 이때, 제 1금속라인(102)은 1000∼2000Å두께를 가진다.
이어서, 반도체기판(100)상에 제 1금속라인(102)을 덮도록 산화막을 화학기상증착하여 제 1절연층(104)을 형성한다.
그 다음, 도 1b에 도시된 바와 같이, 제 1절연층(104)을 식각하여 기판의 일부분을 노출시키는 개구부(106)을 형성한다.
이 후, 제 1절연층(104) 상에 개구부(106)을 덮도록 텅스텐을 스퍼터링에 의해 증착한 다음, 제 1절연층(104)이 노출되는 시점까지 에치백(etch back)하여 텅스텐 플러그(plug)(105)를 형성한다.
그리고 제 1절연층(104) 상에 텅스텐 플러그(105)를 덮도록 알루미늄(Al)을 스퍼터링에 의해 증착하여 제 2금속층(108)을 형성한다. 이때, 제 2금속층(108)은 5500∼6500Å두께로 형성한다.
이어서, 도 1c에 도시된 바와 같이, 텅스텐 플러그(105)와 연결되도록 제 2금속층을 패턴 식각하여 제 2금속배선(109)를 형성한다. 이때, 상기 제 2금속배선(109)는 세로방향으로는 제 1금속패턴(109a)이 길게 배열되며, 가로방향으로 제 2금속패턴(109b)이 길게 배열되어져 있다.
이때, 상기 제 1금속패턴(109a)은 인가전압(Vcc)라인이고, 상기 제 2금속패턴(109b)은 입출력(input, output)라인이 된다.
종래의 방법에서는 제 2금속라인(109)을 구성하는 제 1금속패턴(109a)과 제 2금속패턴(109b)이 각각 텅스텐플러그(105)를 통해 제 1금속라인(102)과 전기적으로 연결된다.
그러나, 종래의 방법에서는 제 1금속라인이 제 2금속라인의 두께에 비해 1/3배 밖에 되질 않기 때문에, 제 1금속라인과 제 2금속라인의 연결부위에서 저항이 크게 증가하여 입출력신호의 속도가 현저히 감소하는 문제점이 발생되었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 금속라인의 입출력신호의 속도를 향상시킬 수 있는 금속라인의 형성방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 금속라인의 형성방법은 반도체기판 상에 제 1금속라인을 형성하는 공정과, 기판 상에 제 1금속라인의 일부를 노출시키는 제 1개구부를 가진 제 1절연층을 형성하는 공정과, 제 1개구부를 덮어 제 1금속라 인과 전기적으로 연결되며, 제 1금속라인과 중첩되도록 제 2금속라인을 형성하는 공정과, 제 1절연층 상에 제 2금속라인의 일부를 노출시키는 제 2개구부를 가진 제 2절연층을 형성하는 공정과, 제 2개구부를 덮어 제 2금속라인과 전기적으로 연결되는 제 3금속라인을 형성하는 공정을 포함한 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명에 따른 금속라인의 형성을 보인 제조공정도이고, 도 3은 본 발명에 따른 제 1금속라인의 평면도이다.
본 발명의 금속라인 형성방법은, 도 2a에 도시된 바와 같이, 먼저, 반도체기판(200) 상에 텅스텐(W)을 스퍼터링에 의해 증착하고 패턴 식각하여 제 1금속라인(202)을 형성한다. 이때, 제 1금속라인(202)은 1000∼2000Å두께로 형성한다.
이어서, 기판(200) 상에 제 1금속라인(202)읖 덮도록 산화막을 화학기상증착하여 제 1절연층(204)을 형성한다.
그 다음, 도 2b에 도시된 바와 같이, 제 1절연층(204)을 식각하여 기판(200)의 일부분을 노출시키는 제 1개구부(206)를 형성한다.
상기 제 1개구부(206)는, 도 3에 도시된 바와 같이, 스트라이프(stripe)타입으로 형성시키어 이 후에 형성되는 제 2금속라인이 상기 제 1금속라인(202)과 중첩된 구조를 가질 수 있도록 한다.
이 후, 제 1절연층(204) 상에 텅스텐(W)을 스퍼터링에 의해 증착한 다음, 포 토리쏘그라피에 의해 식각하여 상기 제 1금속라인(202)과 연결되는 제 2금속라인(212)을 형성한다. 이때, 상기 제 2금속라인(212)은 1000∼2000Å두께로 형성한다.
이때, 제 1개구부(206)를 형성하는 공정과 제 2금속라인(212)을 형성하는 공정 사이에, 상기 제 1금속라인(202)을 300Å이내로 오버에치(over etch)하는 공정을 추가함으로써, 제 2금속라인(212)에 대한 제 1금속라인(202)의 부착력을 향상시킬 수 있다.
이어서, 도 2c에 도시된 바와 같이, 제 1절연층(204) 상에 상기 제 2금속라인(212)을 덮도록 산화막을 화학기상증착하여 제 2절연층(214)을 형성한다.
그 다음, 제 2절연층(214)을 포토리쏘그라피에 의해 식각하여 제 2금속라인(212)의 일부분을 노출시키는 제 2개구부(216)를 형성한다.
이 후, 도 2d에 도시된 바와 같이, 제 2절연층(214) 상에 제 2개구부(216)을 덮도록 텅스텐을 스퍼터링에 의해 증착한 다음, 제 2절연층(214) 표면이 노출되는 시점까지 에치백하여 텅스텐 플러그(215)를 형성한다.
그 다음, 상기 제 2절연층(214) 상에 텅스텐 플러그(215)을 덮도록 알루미늄(Al)을 스퍼터링에 의해 증착한 다음, 포토리쏘그라피에 의해 식각하여 제 3금속라인(230)을 형성한다. 이때, 제 3금속라인(230)은 5500∼6500Å두께로 형성한다.
상기 제 3금속라인(230)은 세로방향으로는 제 1금속패턴(230a)이 길게 배열되며, 가로방향으로는 제 2금속패턴(230b)이 길게 배열되어져 있다. 이때, 상기 제 1금속패턴(230a)은 인가전압(Vcc)라인이고, 제 2금속패턴(230b)은 입출력라인이 된다.
또한, 상기 제 3금속라인(230)의 제 1금속패턴(230a)과 제 2금속패턴(230b)은 텅스텐 플러그(215)를 통해 제 2금속라인(212)과 전기적으로 연결되며, 상기 제 1개구부를 통해 제 1금속라인(202)과도 전기적으로 연결된 구조를 가진다.
본 발명의 금속라인 형성방법은 제 2금속라인 하부에 제 2금속라인과 중첩된 구조를 갖도록 제 1금속라인을 형성함으로써, 제 3금속라인과의 전기적 연결 시에 제 2금속라인의 두께를 증가시키지 않고서도 제 2금속라인의 저항이 증가되는 것을 방지할 수 있다. 따라서, 본 발명에서는 제 3금속라인을 구성하는 제 2금속패턴의 입출력신호의 속도가 감소되는 것이 방지된다.
이상에서와 같이, 본 발명의 금속라인 형성방법에서는 제 2금속라인 하부에 제 2금속라인과 중첩된 구조를 갖도록 제 1금속라인을 형성함으로써, 제 3금속라인과의 전기적 연결 시에 제 2금속라인의 저항이 증가되는 것을 방지할 수 있으며, 또한 입출력신호의 속도를 증가시키기 위해 별도로 제 2금속라인의 두께를 증가시키는 공정이 필요치 않으므로, 두께 증가에 따른 브릿지(bridge)가 발생될 우려가 없다.
따라서, 본 발명의 방법을 통해 제 3금속라인을 구성하는 제 2금속패턴의 입출력신호의 속도가 감소되는 것이 방지할 수 있으므로, 제품의 신뢰성을 향상시킬 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (3)
- 반도체기판 상에 제 1금속라인을 형성하는 공정과,상기 기판 상에 상기 제 1금속라인의 일부를 노출시키는 제 1개구부를 가진 제 1절연층을 형성하는 공정과,상기 제 1개구부를 덮어 상기 제 1금속라인과 전기적으로 연결되며, 상기 제 1금속라인과 중첩되도록 제 2금속라인을 형성하는 공정과,상기 제 1절연층 상에 상기 제 2금속라인의 일부를 노출시키는 제 2개구부를 가진 제 2절연층을 형성하는 공정과,상기 제 2개구부를 덮어 상기 제 2금속라인과 전기적으로 연결되는 제 3금속라인을 형성하는 공정을 포함한 것을 특징으로 하는 금속라인의 형성방법.
- 제 1항에 있어서, 상기 제 1금속라인 및 상기 제 2금속라인은 1000∼2000Å두께로 형성하는 것을 특징으로 하는 금속라인의 형성방법.
- 제 1항에 있어서, 상기 제 1절연층 형성 공정과 상기 제 2금속라인 형성 공정 사이에, 상기 제 1금속라인을 300Å이내로 오버에치하는 공정을 추가하는 것을 특징으로 하는 금속라인의 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010037001A KR100728945B1 (ko) | 2001-06-27 | 2001-06-27 | 금속라인의 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010037001A KR100728945B1 (ko) | 2001-06-27 | 2001-06-27 | 금속라인의 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030000847A KR20030000847A (ko) | 2003-01-06 |
| KR100728945B1 true KR100728945B1 (ko) | 2007-06-15 |
Family
ID=27711442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010037001A KR100728945B1 (ko) | 2001-06-27 | 2001-06-27 | 금속라인의 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100728945B1 (ko) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6027147A (ja) * | 1983-07-22 | 1985-02-12 | Seiko Epson Corp | 半導体装置とその製造方法 |
| JPH01143335A (ja) * | 1987-11-30 | 1989-06-05 | Matsushita Electron Corp | 抵抗測定素子 |
| JPH037737A (ja) * | 1989-06-05 | 1991-01-14 | Daikin Ind Ltd | ポリウエレタン用発泡剤組成物 |
| JPH0778821A (ja) * | 1993-09-08 | 1995-03-20 | Nec Corp | 半導体装置およびその製造方法 |
| JPH08222629A (ja) * | 1995-02-17 | 1996-08-30 | Sanyo Electric Co Ltd | 配線構造及び配線構造の製造方法 |
| JPH08269820A (ja) * | 1995-04-04 | 1996-10-15 | Asahi Chem Ind Co Ltd | 易染性の改質ポリエステル繊維およびその製造方法 |
-
2001
- 2001-06-27 KR KR1020010037001A patent/KR100728945B1/ko not_active IP Right Cessation
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6027147A (ja) * | 1983-07-22 | 1985-02-12 | Seiko Epson Corp | 半導体装置とその製造方法 |
| JPH01143335A (ja) * | 1987-11-30 | 1989-06-05 | Matsushita Electron Corp | 抵抗測定素子 |
| JPH037737A (ja) * | 1989-06-05 | 1991-01-14 | Daikin Ind Ltd | ポリウエレタン用発泡剤組成物 |
| JPH0778821A (ja) * | 1993-09-08 | 1995-03-20 | Nec Corp | 半導体装置およびその製造方法 |
| JPH08222629A (ja) * | 1995-02-17 | 1996-08-30 | Sanyo Electric Co Ltd | 配線構造及び配線構造の製造方法 |
| JPH08269820A (ja) * | 1995-04-04 | 1996-10-15 | Asahi Chem Ind Co Ltd | 易染性の改質ポリエステル繊維およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030000847A (ko) | 2003-01-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100728945B1 (ko) | 금속라인의 형성방법 | |
| JPH08204002A (ja) | 半導体集積回路装置の製造方法 | |
| KR100450036B1 (ko) | 반도체 장치 제조 방법 | |
| KR100230731B1 (ko) | 반도체 디바이스의 콘택 구조 및 그 제조방법 | |
| KR100284283B1 (ko) | 반도체소자의배선형성방법 | |
| KR101152819B1 (ko) | 반도체 소자의 제조방법 | |
| KR19990047002A (ko) | 반도체 메모리 제조방법 | |
| KR100395907B1 (ko) | 반도체소자의 배선 형성방법 | |
| KR100197129B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR100679941B1 (ko) | 반도체장치의 콘택 제조방법 | |
| KR19990057892A (ko) | 반도체 소자의 콘택 형성 방법 | |
| KR100248805B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR100359158B1 (ko) | 반도체소자의 퓨즈 형성방법 | |
| KR100358164B1 (ko) | 강유전체 메모리 소자의 제조 방법 | |
| KR100511090B1 (ko) | 모스페트트랜지스터의 금속배선 형성방법 | |
| KR100227071B1 (ko) | 안티퓨즈를 이용한 배선방법 | |
| KR100458476B1 (ko) | 반도체소자의금속배선형성방법 | |
| KR0137980B1 (ko) | 텅스텐 플러그 제조방법 | |
| KR100286347B1 (ko) | 반도체 장치의 금속배선 형성방법 | |
| KR100349365B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR19990015448A (ko) | 반도체 장치의 제조방법 | |
| KR20000042470A (ko) | 반도체소자의 금속배선 형성방법 | |
| KR19990000376A (ko) | 반도체 소자 제조방법 | |
| KR20020050916A (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR20000045907A (ko) | 반도체 장치의 플러그 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| G170 | Re-publication after modification of scope of protection [patent] | ||
| FPAY | Annual fee payment |
Payment date: 20110526 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |