KR100546407B1 - Ｅｅｐｒｏｍ 셀 제조방법 - Google Patents
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Abstract
본 발명은 EEPROM 셀 제조방법에 관한 것으로, 특히 EEPROM 셀의 터널 산화막 형성방법을 개선함으로써 커플링비를 향상시켜 프로그램 및 소거 효율을 향상시키기 위한 것이다. 본 발명에 따른 EEPROM 셀 제조방법에서는, 반도체 기판 상에 제1 산화막과 제1 도전층을 순차 형성한 다음, 이들을 패터닝하여 제1 도전층 패턴과 그 하부의 터널 산화막을 형성한다. 제1 도전층 패턴 측벽과 기판 상에 게이트 산화막을 개재하여 제1 도전층 패턴 양측에 제2 도전층 패턴을 형성한 다음, 제1 도전층 패턴과 제2 도전층 패턴을 전기적으로 연결시켜 플로팅 게이트용 도전층을 형성한다. 플로팅 게이트용 도전층 상에 커플링 산화막과 제3 도전층을 형성한 후, 제3 도전층, 커플링 산화막 및 플로팅 게이트용 도전층을 패터닝하여, 터널 산화막 위로 셀렉트 게이트, 커플링 산화막 패턴 및 플로팅 게이트로 이루어진 게이트 스택을 가지는 셀렉트 트랜지스터 부분과, 셀렉트 트랜지스터 부분과 이격된 콘트롤 게이트, 커플링 산화막 패턴 및 플로팅 게이트로 이루어진 게이트 스택을 가지는 콘트롤 트랜지스터 부분을 형성한다.
Description
도 1 내지 도 5는 종래 EEPROM 셀의 제조 공정을 순차적으로 도시한 단면도들이다.
도 6은 도 5의 셀렉트 트랜지스터 부분을 확대 도시한 것이다.
도 7 내지 도 15는 본 발명의 제1 실시예에 따라 EEPROM 셀을 제조하는 방법을 공정 순서대로 도시한 단면도들이다.
도 16 내지 도 21은 본 발명의 제2 실시예에 따라 EEPROM 셀을 제조하는 방법을 공정 순서대로 도시한 단면도들이다.
(도면의 주요 부분에 대한 부호의 설명)
100, 200...반도체 기판 120, 220...플로팅 접합 영역
125, 225...제1 산화막 125a, 225a...터널 산화막
130, 230...제1 도전층 130a, 230a...제1 도전층 패턴
150...제2 산화막 150a, 250...게이트 산화막
155, 255...제2 도전층 155a...제2 도전층 패턴
165, 265...플로팅 게이트용 도전층
165a, 165b, 265a, 265b...플로팅 게이트
170, 270...ONO막 170a, 170b, 270a, 270b...ONO막 패턴
175, 275...제3 도전층 175a, 275a...셀렉트 게이트
175b, 275b...콘트롤 게이트 180, 280...셀 소스 접합 영역
185, 285...저농도 비트라인 접합 영역
195, 295...고농도 비트라인 접합 영역
본 발명은 EEPROM(Electrically Erasable Programmable ROM) 셀 제조방법에 관한 것으로, 특히 EEPROM 셀의 프로그램 및 소거 효율 특성을 향상시키기 위해 터널 산화막 형성방법을 개선한 EEPROM 셀 제조방법에 관한 것이다.
일반적인 EEPROM 셀의 구조는 전자를 저장하는 플로팅 게이트, 이를 제어하기 위하여 플로팅 게이트 상부에 형성되는 셀렉트 게이트, 프로그램/소거시 F-N 터널링에 의하여 전자들이 이동하는 경로인 터널 산화막, 셀렉트 게이트에 인가되는 전압을 플로팅 게이트로 전달하는 커플링 산화막(coupling oxide), 프로그램/소거시 비트라인 전압을 전달하는 역할을 수행하는 콘트롤 게이트 및 데이터를 전달하는 비트라인으로 구성되어 있다.
상기 콘트롤 게이트는 읽기 또는 프로그램시 비트라인의 데이터를 셀에 전달하거나 셀의 데이터를 비트라인에 전달하는 역할을 하는데, 비트라인과 직교하는 방향으로 여러 개의 셀과 연결되어 하나의 워드(word) 이상의 단위를 구성하고 있으므로 워드라인이라고도 한다. 커플링 산화막은 플로팅 게이트 상부에 형성되는 산화막으로서, 소거 동작시 셀렉트 게이트에 인가된 전압이 커플링되어 플로팅 게이트의 전위를 높여주는 역할을 하며, EEPROM 셀에서는 주로 ONO막(Oxide-Nitride-Oxide)이 사용된다. 플로팅 게이트 하부는 비트라인에서 인가되는 전압과 플로팅 게이트 사이의 커플링비를 감소시켜 양단간의 전위차를 크게 유지시키기 위한 두꺼운 산화막(thick oxide) 영역과 F-N 터널링에 의하여 프로그램/소거를 수행하는 경로인 얇은 산화막(thin oxide) 영역인 터널 산화막 영역으로 구성된다.
일반적인 EEPROM 셀의 제조 공정은 다음과 같다. 도 1 내지 도 5는 종래 EEPROM 셀의 제조 공정을 순차적으로 도시한 단면도들이다.
도 1을 참조하면, Si 기판(10) 위에 250Å 정도 두께의 두꺼운 산화막(11)을 성장시킨다.
다음으로 도 2에 도시한 바와 같이, 기판(10) 및 두꺼운 산화막(11)의 적정 부위를 노출시키는 제1 포토레지스트 마스크(12)를 형성하고 노출된 부위에 불순물을 이온주입(13)하여 기판(10) 안에 플로팅 접합 영역(14)을 형성한다. 사용한 제1 포토레지스트 마스크(12)를 제거한다.
도 3을 참조하면, 두꺼운 산화막(11) 위에 터널 산화막 형성 영역(15)을 정의하도록 제2 포토레지스트 마스크(16)를 형성한다. 이를 식각 마스크로 이용한 습식 식각을 적용하여 터널 산화막 형성 영역(15) 안의 두꺼운 산화막(11)을 제거하여 플로팅 접합 영역(14)을 노출시킨다. 그런 다음, 제2 포토레지스트 마스크(16)를 제거한다.
계속하여 터널 산화막 형성 영역(15) 안에 얇은 산화막을 성장시켜 도 4에서 와 같이 터널 산화막(17)을 형성한다. 터널 산화막(17)이 형성된 기판(10) 상에 플로팅 게이트 역할을 하기 위한 제1 폴리실리콘층(18)을 형성한다. 그리고, 그 상부에 커플링 산화막으로서 ONO막(19)을 형성하고 다시 그 상부에 적정 두께의 제2 폴리실리콘층(20)을 형성한다.
포토리소그라피 공정을 거쳐 제2 폴리실리콘층(20), ONO막(19) 및 제1 폴리실리콘층(18)을 패터닝하여 도 5에서와 같이 셀렉트 게이트(20a), ONO막 패턴(19a) 및 플로팅 게이트(18a)로 이루어진 셀렉트 트랜지스터(S) 부분과, 콘트롤 게이트(20b), ONO막 패턴(19b) 및 플로팅 게이트(18b)로 이루어진 콘트롤 트랜지스터(C) 부분을 형성한다. 이후, 필요한 적정 이온주입 마스크 공정을 거쳐 셀 소스 접합 영역(21) 및 비트라인 접합 영역(22)을 형성하여 EEPROM 셀을 제조한다.
그런데, 이와 같은 공정으로 제조하는 종래의 EEPROM 셀은 두꺼운 산화막(11) 일부를 습식 식각으로 제거한 자리에 터널 산화막(17)을 형성하므로, 실제 도 3에서와 같은 제2 포토레지스트 마스크(16)로 정의된 터널 산화막 형성 영역(15)의 크기 및 소정 두께대로 터널 산화막(17)이 형성되지 않는 문제가 있다. 두꺼운 산화막(11)을 습식 식각할 때에 터널 산화막 형성 영역(15) 안에 노출된 부분만 식각되는 것이 아니라 과도 식각(over etch) 및 언더컷(undercut) 형성에 의해 그 주변까지 식각되기 때문이다. 이 때문에 도 5의 셀렉트 트랜지스터(S) 부분을 확대 도시한 도 6에서 볼 수 있는 바와 같이, 도 3에서 정의한 터널 산화막 형성 영역(15)의 크기(A)보다 실제 형성된 터널 산화막(17) 크기(B)가 훨씬 더 크게 형성되고 식각 프로파일에 경사가 지게 되어 터널 산화막(17)의 두께도 가운데보다 가장자리가 커지기 때문에 커플링비를 감소시키게 된다. 커플링비의 감소는 프로그램 및 소거 효율을 저하시킨다.
일반적으로 커플링비란 프로그램/소거시 터널 산화막(17)에 인가되는 전압을 결정짓는 인자로, 프로그램/소거시 터널 산화막(17)에 인가되는 전압 Vtun(write)과 Vtun(erase)은 다음과 같다.
여기서, Vfg는 플로팅 게이트(18a)에 인가되는 전압이고, Kw는 프로그램시의 커플링비이며, Vbl은 비트라인 전압, Ke는 소거시의 커플링비이며, Vsl
은 셀렉트 게이트(20a)에 인가되는 전압이다. Kw와 Ke는 다음 수학식으로 표현된다.
Ke = Cono/Cono+Cgox+Ctun
이 때, Cono는 ONO막 패턴(19a)의 커패시턴스, Cgox는 두꺼운 산화막(11)의 커패시턴스, Ctun은 터널 산화막(17)의 커패시턴스이다.
즉 커플링비는 EEPROM 셀의 셀렉트 트랜지스터(S)를 구성하고 있는 커패시터의 커패시턴스 값의 변화에 의존한다. 터널 산화막 커패시턴스 Ctun이 증가하면 Kw
, Ke 모두 감소하여 프로그램/소거 효율을 떨어뜨리게 된다. 이를 방지하기 위해서는 터널 산화막(17) 크기 및 두께를 작게 할 필요가 있으나 종래기술의 습식 식각 방식으로는 터널 산화막(17)이 크고 두껍게 형성되어 커플링을 감소시켜 프로그램/소거 효율을 감소시키게 되는 것이다.
또한, 터널 산화막(17) 크기가 커지는 경우 플로팅 접합 영역(14)과의 중첩 마진(overlap margin)이 감소하게 되어 셀 크기 축소에 제약 요소가 되며 중첩이 충분하지 못하여 터널 산화막(17) 하부에 플로팅 접합 영역(14) 바운더리가 위치하는 경우 BTBT(band to band tunneling)에 의한 신뢰성 불량을 유발하게 되는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 터널 산화막 형성방법을 변경하여 프로그램 및 소거 특성이 향상된 EEPROM 셀 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 EEPROM 셀 제조방법의 일 태양에 따르면, 반도체 기판 상에 제1 산화막을 성장시킨 다음, 상기 제1 산화막 상에 제1 도전층을 형성한다. 상기 제1 도전층과 제1 산화막을 패터닝하여 제1 도전층 패턴과 그 하부에 터널 산화막을 형성한다. 상기 제1 도전층 패턴 측벽과 상 기 기판 상에 게이트 산화막을 개재하여 상기 제1 도전층 패턴 양측에 제2 도전층 패턴을 형성한 다음, 상기 제1 도전층 패턴과 상기 제2 도전층 패턴을 전기적으로 연결시켜 플로팅 게이트용 도전층을 형성한다. 상기 플로팅 게이트용 도전층 상에 커플링 산화막을 형성하고, 그 위에 제3 도전층을 형성한 후, 상기 제3 도전층, 커플링 산화막 및 플로팅 게이트용 도전층을 패터닝하여 상기 터널 산화막 위로 셀렉트 게이트, 커플링 산화막 패턴 및 플로팅 게이트로 이루어진 게이트 스택을 가지는 셀렉트 트랜지스터 부분과, 상기 셀렉트 트랜지스터 부분과 이격된 콘트롤 게이트, 커플링 산화막 패턴 및 플로팅 게이트로 이루어진 게이트 스택을 가지는 콘트롤 트랜지스터 부분을 형성한다.
바람직한 실시예에 따르면, 상기 제1 도전층 패턴과 터널 산화막을 형성하는 단계는, 상기 제1 도전층 상에 터널 산화막 형성 영역을 정의하는 마스크막을 형성하는 단계, 상기 마스크막을 산화 마스크로 이용하여 상기 터널 산화막 형성 영역에 마스크 산화막을 선택적으로 성장시키는 단계, 상기 마스크막을 제거한 다음 상기 마스크 산화막을 식각 마스크로 이용하여 상기 제1 도전층을 식각하여 제1 도전층 패턴을 형성하는 단계, 및 습식 식각을 이용하여 상기 제1 도전층 패턴 상부의 마스크 산화막 및 상기 기판 상의 상기 제1 산화막을 제거하여 상기 제1 도전층 패턴 하부에 터널 산화막을 형성하는 단계를 포함한다. 상기 마스크 산화막은 50~300Å 정도 두께로 형성할 수 있다.
이 때, 상기 기판 안에 플로팅 접합 영역을 형성하는 단계를 더 포함하고, 상기 터널 산화막 형성 영역은 상기 플로팅 접합 영역에 대응되는 위치에 정의되도 록 하며, 상기 셀렉트 트랜지스터 부분에서 상기 터널 접합 영역에 반대되는 부분의 상기 기판 안에 셀 소스 접합 영역을 형성하는 단계, 상기 콘트롤 트랜지스터 부분의 상기 기판 안에 저농도 비트라인 접합 영역을 형성하는 단계, 상기 셀렉트 트랜지스터 부분과 상기 콘트롤 트랜지스터 부분의 각 게이트 스택 측벽에 스페이서를 형성하는 단계, 및 상기 저농도 비트라인 접합 영역에서 상기 터널 접합 영역에 반대되는 부분 안에 고농도 비트라인 접합 영역을 형성하는 단계를 더 포함할 수 있다.
또한, 바람직한 실시예에 따르면, 상기 게이트 산화막을 개재하여 상기 제2 도전층 패턴을 형성하는 단계는, 상기 터널 산화막이 형성된 결과물 상에 제2 산화막을 형성하는 단계, 상기 제2 산화막 상에 제2 도전층을 형성하는 단계, 상기 제2 도전층을 평탄화시켜 상기 제1 도전층 패턴 위의 상기 제2 산화막이 노출되도록 하여 상기 제1 도전층 패턴 양측에 제2 도전층 패턴을 형성하는 단계, 및 상기 제1 도전층 패턴 위에 노출된 상기 제2 산화막을 습식 식각하여 상기 제2 도전층 패턴과 상기 제1 도전층 패턴 사이에 게이트 산화막을 형성하는 단계를 포함한다.
상기 제1 도전층 패턴과 상기 제2 도전층 패턴을 전기적으로 연결시키기 위하여 500~1500Å 정도 두께의 도전층을 더 형성함이 바람직하다. 그리고, 상기 게이트 산화막을 형성하는 단계는 상기 제1 도전층 패턴 상부 및 측벽의 일부의 상기 제2 산화막을 제거함으로써, 상기 제2 도전층 패턴과 제1 도전층 패턴 사이에 게이트 산화막을 형성하고, 상기 제1 도전층 패턴 상부 및 측벽 일부는 노출되도록 함이 바람직하다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 EEPROM 셀 제조방법의 다른 태양에 따르면, 반도체 기판 상에 제1 산화막을 성장시킨 다음, 상기 제1 산화막 상에 제1 도전층을 형성한다. 상기 제1 도전층과 제1 산화막을 패터닝하여 제1 도전층 패턴과 그 하부에 터널 산화막을 형성한 후, 상기 제1 도전층 패턴 측벽과 상기 기판 상에 게이트 산화막을 형성한다. 상기 게이트 산화막 위로 상기 제1 도전층 패턴과 전기적으로 연결된 제2 도전층을 형성하여 플로팅 게이트용 도전층을 형성하고, 상기 플로팅 게이트용 도전층 상에 커플링 산화막을 형성한다. 상기 커플링 산화막 상에 제3 도전층을 형성한 다음, 상기 제3 도전층, 커플링 산화막 및 플로팅 게이트용 도전층을 패터닝하여 상기 터널 산화막 위로 셀렉트 게이트, 커플링 산화막 패턴 및 플로팅 게이트로 이루어진 게이트 스택을 가지는 셀렉트 트랜지스터 부분과, 상기 셀렉트 트랜지스터 부분과 이격된 콘트롤 게이트, 커플링 산화막 패턴 및 플로팅 게이트로 이루어진 게이트 스택을 가지는 콘트롤 트랜지스터 부분을 형성한다.
다른 바람직한 실시예에 따르면, 상기 제1 도전층 패턴과 터널 산화막을 형성하는 단계는, 상기 제1 도전층 상에 마스크막을 형성하는 단계, 상기 마스크막 상에 터널 산화막 형성 영역을 덮는 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 식각 마스크로 하여 상기 마스크막과 상기 제1 도전층을 식각하여 마스크막 패턴과 제1 도전층 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 제거하는 단계, 상기 기판 위에 노출된 상기 제1 산화막을 습식 식각으로 제거하여 상기 제1 도전층 패턴 하부에 터널 산화막을 형성하는 단계를 포함한다. 상기 게 이트 산화막을 형성하는 단계는 상기 제1 도전층 패턴 측벽과 상기 기판을 열산화시켜 수행한다. 상기 제1 산화막은 30~100Å 정도, 상기 제1 도전층은 200~1000Å 정도, 상기 마스크막은 500~1000Å 정도, 상기 게이트 산화막은 100~300Å 정도, 상기 제2 도전층은 500~1500Å 정도 두께로 형성할 수 있다.
기타 실시예의 구체적 사항들은 상세한 설명 및 도면들에 포함되어 있다.
이하 첨부한 도면을 참조하여 본 발명에 따른 EEPROM 셀 제조방법에 관한 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 동일한 참조부호는 동일한 요소를 지칭한다. 또한, 후속하는 본 발명의 상세한 설명에서 다수의 특정 세부는 본 발명의 완전한 이해를 돕기 위해 제공된 것이다. 그러나, 당분야에서 숙련된 자라면 이들 특정 세부가 없이도 본 발명이 실시될 수 있음을 명백히 알 것이다.
(제1 실시예)
도 7 내지 도 15는 본 발명의 제1 실시예에 따라 EEPROM 셀을 제조하는 방법을 공정 순서대로 도시한 단면도들이다.
도 7을 참조하여, 반도체 기판(100), 예컨대 p-형 Si 기판에 대해 소자 분리를 위한 적정 STI(Shallow Trench Isolation)(미도시) 공정을 완료한다. 그런 다음, 기판(100) 위에 50~150Å 정도의 버퍼 산화막(105)을 열성장시킨다. 버퍼 산 화막(105) 위에 포토레지스트 마스크(110)를 형성하여 소정 영역의 기판(100)과 버퍼 산화막(105)을 노출시킨 후, 포토레지스트 마스크(110)를 이온주입 마스크로 이용하여 불순물, 예컨대 n-형 불순물을 이온주입(115)하여 기판(100) 안에 플로팅 접합 영역(120)을 형성한다.
다음 도 8을 참조하여 포토레지스트 마스크(110)를 제거한 다음, 기판(100) 위의 버퍼 산화막(105)도 제거한다. 버퍼 산화막(105)의 제거를 위해, 예를 들어 HF와 탈이온수(H2O)의 혼합 비율이 1 : 5-1000인 불산(HF) 희석액 또는 BOE(Buffered Oxide Etchant)를 사용할 수 있다. 그리고 나서, 다시 기판(100) 위에 30~100Å 정도, 바람직하게는 50~100Å 정도의 제1 산화막(125)을 성장시키고 그 상부에 300~1000Å 정도의 제1 도전층(130), 예컨대 제1 도프트 폴리실리콘층을 형성한다. 제1 도전층(130) 위에는 1000Å 정도의 마스크막(135)을 형성한다. 그런 다음, 소정 포토리소그라피 공정을 이용해 마스크막(135)을 식각하여 터널 산화막 형성 영역(140)을 정의한다. 이 때, 터널 산화막 형성 영역(140)은 플로팅 접합 영역(120)에 대응되는 위치에 오도록 한다.
여기서, 제1 도전층(130)은 도프트 폴리실리콘 이외에 실리사이드 또는 도프트 폴리실리콘과 실리사이드의 조합(이른바, 폴리사이드)으로 형성할 수 있다. 도프트 폴리실리콘의 경우 증착과 동시에 인시츄(in-situ)로 도핑하여 형성할 수 있다(예를 들어 POCl3 침적 공정). 이와 달리, 비도핑된 폴리실리콘을 먼저 형성하고 나중에 불순물을 주입하여 도핑할 수도 있다. 이 때 불순물 주입 공정은 예컨대, 30 KeV의 에너지로 2.7×1014 ions/cm2의 인(P)과 같은 n-형 불순물을 주입하는 것일 수 있다. 마스크막(135)은 실리콘 질화막 등으로 형성함이 바람직하며, 이 경우 500~850℃의 온도에서 SiH4와 NH3의 반응을 이용한 LPCVD(Low Pressure CVD)법 등에 의하여 형성할 수 있다.
터널 산화막 형성 영역(140)을 정의하기 위해 실리콘 질화막으로 이루어진 마스크막(135)을 식각하는 데에는 불화 탄소계 가스를 사용할 수 있다. 예를 들면, CxFy계, CaHbFc계 가스, 예컨대 CF4
, CHF3, C2F6, C4F8, CH2F
2, CH3F, CH4, C2H2, C4F6 등과 같은 가스 또는 이들의 혼합가스를 사용할 수 있다. 이 때, 분위기 가스로는 Ar 가스를 사용할 수 있다.
도 9는 마스크막(135)을 산화 마스크로 이용하여 터널 산화막 형성 영역(140)에 50~300Å 정도 두께의 마스크 산화막(145)을 선택적으로 성장시킨 상태를 도시한다.
다음 도 10을 참조하여 마스크막(135)을 제거하고 나서 마스크 산화막(145)을 식각 마스크로 이용하여 제1 도전층(130)을 식각하여 제1 도전층 패턴(130a)을 형성한다. 실리콘 질화막으로 이루어진 마스크막(135)의 제거에는 인산(H3PO4) 스트립을 이용할 수 있다. 그리고 예를 들어 도프트 폴리실리콘으로 이루어진 제1 도전층(130)을 식각할 때에는 HBr, He, O2, N2 및 CF4 가스의 혼합가스를 사용할 수 있다. 이 때, 기판(100) 쪽으로 바이어스를 가하여 식각 가스의 직진성을 더욱 크 게 할 수 있다.
도 11을 참조하면, 불산(HF) 희석액 또는 BOE를 사용하는 습식 식각을 이용하여 제1 도전층 패턴(130a) 상부의 마스크 산화막(145) 및 기판(100) 상의 제1 산화막(125)을 제거한다. 그러면 제1 도전층 패턴(130a) 하부에만 터널 산화막(125a)이 형성된다. 터널 산화막(125a)은 균일한 두께로, 원하는 크기대로 형성된다. 기존 습식 식각 방식에 의한 터널 산화막 영역 정의시 발생하는 언더컷에 의한 터널 산화막 크기 증가 문제가 없어 셀 크기 축소에 유리하며, 습식 식각의 등방성 식각 프로파일에 의한 터널 산화막 커패시턴스 증가가 없어 커플링비 증가에 따른 프로그램/소거 효율 증가가 가능해진다. 그런 다음, 기판(100) 전면에 100~300Å 정도, 바람직하게는 150~300Å 정도 두께의 제2 산화막(150)을 형성하고 그 상부에 1000~2000Å 정도 두께의 제2 도전층(155), 예컨대 제2 도프트 폴리실리콘층을 형성한다. 제2 산화막(150)은 CVD, SACVD(Sub-Atmospheric CVD), LPCVD 또는 PECVD(Plasma Enhanced CVD)에 의하여 증착하거나 열산화 방법으로 성장시킬 수 있다. CVD를 이용하는 경우에 SiH4, Si2H6 및 N2O 가스를 반응가스로 사용하여 MTO(middle temperature oxide)로 형성할 수 있다. 제2 도전층(155)은 도프트 폴리실리콘뿐만 아니라, 실리사이드로 형성할 수도 있으며 도프트 폴리실리콘과 실리사이드를 조합하여 형성할 수도 있다. 제2 도전층(155)은 제1 도전층(130)과 동일한 도전층이어도 되고 다른 도전층이어도 된다.
도 12를 참조하면, 제2 도전층(155)에 대한 화학적 기계적 연마(Chemical Mechanical Polishing : CMP)를 진행하여 평탄화시킴으로써 제1 도전층 패턴(130a) 위의 제2 산화막(150)이 노출되도록 하여, 제1 도전층 패턴(130a) 양측에 제2 도전층 패턴(155a)을 형성한다.
그런 다음, 도 13에서와 같이, 노출된 제2 산화막(150)을 습식 식각하여 제1 도전층 패턴(135a) 상부 및 측벽의 일부 제2 산화막(150)을 제거함으로써, 제2 도전층 패턴(155a)과 제1 도전층 패턴(130a) 사이에 게이트 산화막(150a)을 형성하고, 제1 도전층 패턴(130a) 상부 및 측벽 일부는 노출되도록 한다. 터널 산화막(125a) 영역을 정의하고 있는 제1 도전층 패턴(130a) 측벽에 개재된 게이트 산화막(150a)은 터널 커패시턴스 감소 및 BTBT에 의한 특성 열화 문제를 완화시킬 수 있다.
계속하여 도 13의 결과물 상에 500~1500Å 정도 두께의 도전층(160), 예컨대 제3 도프트 폴리실리콘층을 형성하여 제1 도전층 패턴(130a)과 제2 도전층 패턴(155a)을 전기적으로 연결시켜 하나의 플로팅 게이트용 도전층(165)을 형성한다. 그리고, 플로팅 게이트용 도전층(165) 상에 커플링 산화막, 예컨대 ONO막(170)을 형성하고 다시 그 상부에 적정 두께의 제3 도전층(175)을 형성한다. 제3 도전층(175)도 도프트 폴리실리콘, 실리사이드, 또는 이들의 조합으로 형성할 수 있다. 제3 도전층(175)은 제1 도전층(130), 제2 도전층(155) 및/또는 도전층(160)과 동일한 도전층이어도 되고 다른 도전층이어도 된다.
포토리소그라피 공정을 거쳐 제3 도전층(175), ONO막(170) 및 플로팅 게이트용 도전층(165)을 패터닝하여 도 15에서와 같이 터널 산화막(125a) 위로 셀렉트 게 이트(175a), ONO막 패턴(170a) 및 플로팅 게이트(165a)로 이루어진 게이트 스택을 가지는 셀렉트 트랜지스터(S') 부분을 형성한다. 이와 동시에, 셀렉트 트랜지스터 부분(S')과 이와 이격된 콘트롤 게이트(175b), ONO막 패턴(170b) 및 플로팅 게이트(165b)로 이루어진 게이트 스택을 가지는 콘트롤 트랜지스터(C') 부분을 형성한다. 이후, 필요한 적정 이온주입 마스크 공정을 거쳐 고농도 불순물, 예컨대 n-형 불순물을 1.0×1015~1.0×1016 ions/cm2 정도 도즈로 주입하여 셀렉트 트랜지스터(S') 부분에서 플로팅 접합 영역(120) 반대편의 기판(100) 안에 셀 소스 접합 영역(180)을 형성하고, 다시 소정 마스크 공정을 이용하여 콘트롤 트랜지스터(C') 부분의 기판(100) 안에 저농도 비트라인 접합 영역(185)을 형성한다. 그 결과물 상에 얇은 절연막을 형성한 다음 RIE(Reactive Ion Etching) 방식의 건식 식각을 이용하여 셀렉트 트랜지스터(S')와 콘트롤 트랜지스터(C')의 게이트 스택 측벽에 스페이서(190)를 형성하고, 고농도 n-형 이온주입을 통하여 플로팅 접합 영역(120) 반대편 저농도 비트라인 접합 영역(185) 안에 고농도 비트라인 접합 영역(195)을 형성한다.
이와 같이, 터널 산화막(125a)을 먼저 정의한 후에 게이트 산화막(150a)을 형성하게 되어, 터널 산화막(125a)을 원하는 크기와 두께대로 형성할 수 있는 이점이 있다.
(제2 실시예)
도 16 내지 도 21은 본 발명의 제2 실시예에 따라 EEPROM 셀을 제조하는 방 법을 공정 순서대로 도시한 단면도들이다.
도 16을 참조하여, 반도체 기판(200), 예컨대 p-형 Si 기판에 소자 분리를 위한 STI 공정을 완료한 후에 50~200Å 정도, 바람직하게는 50~150Å 정도의 버퍼 산화막(205)을 열성장시킨다. 그런 다음, 버퍼 산화막(205) 상에 포토레지스트 마스크(210)를 형성하여 소정 영역의 기판(200)과 버퍼 산화막(205)을 노출시킨 후, 포토레지스트 마스크(210)를 이온주입 마스크로 이용하여 불순물, 예컨대 n-형 불순물을 이온주입(215)하여 기판(200) 안에 플로팅 접합 영역(220)을 형성한다.
다음 도 17을 참조하여 포토레지스트 마스크(210)를 제거한 다음, 기판(200) 위의 버퍼 산화막(205)까지 불산(HF) 희석액 또는 BOE를 사용하여 제거한다. 다시 기판(200) 위에 30~100Å 정도, 바람직하게는 50~100Å 정도의 제1 산화막(225)을 성장시키고 그 상부에 200~1000Å 정도의 제1 도전층(230)을 형성한다. 그 위에 500~1000Å 정도의 마스크막(235)을 형성한다. 그런 다음, 터널 산화막 형성 영역을 덮는 포토레지스트 패턴(240)을 형성한다. 마스크막(235)은 예컨대 실리콘 질화막으로 형성할 수 있다.
도 18을 참조하여, 포토레지스트 패턴(240)을 식각 마스크로 하여 마스크막(235)과 제1 도전층(230)을 식각하여 마스크막 패턴(235a)과 제1 도전층 패턴(230a)을 형성하고, 포토레지스트 패턴(240)을 제거한다. 기판(200) 위에 노출된 제1 산화막(225)은 불산(HF) 희석액 또는 BOE를 사용하는 습식 식각으로 제거하여, 제1 도전층 패턴(230a) 아래에 터널 산화막(225a)으로 잔류하게 한다. 기존 습식 식각 방식에 의한 터널 산화막 영역 정의시 발생하는 언더컷에 의한 터널 산 화막 크기 증가 문제가 없어 셀 크기 축소에 유리하며, 습식 식각의 등방성 식각 프로파일에 의한 터널 산화막 커패시턴스 증가가 없어 커플링비 증가에 따른 프로그램/소거 효율 증가가 가능해진다.
도 19를 참조하면, 도 18의 구조에서 제1 도전층 패턴(230a) 측벽과 노출된 기판(200) 상에 게이트 산화막(250)을 성장시킨다. 게이트 산화막(250)은 100~300Å 정도 두께로 형성할 수 있다. 터널 산화막(225a) 영역을 정의하고 있는 제1 도전층 패턴(230a) 측벽에 개재된 게이트 산화막(250)은 터널 커패시턴스 감소 및 BTBT에 의한 특성 열화 문제를 완화시킬 수 있다.
도 20을 참조하여, 습식 식각을 통하여 마스크막 패턴(235a)을 제거하여 제1 도전층 패턴(230a) 상부가 노출되도록 한 후 그 상부에 500~1500Å 정도 두께의 제2 도전층(255)을 형성하여 제1 도전층 패턴(230a)과 제2 도전층(255)을 전기적으로 연결시켜 하나의 플로팅 게이트용 도전층(265)을 형성한다. 그리고, 그 상부에 커플링 산화막으로서 ONO막(270)을 형성하고 다시 그 상부에 적정 두께의 제3 도전층(275)을 형성한다. 여기서, 제1 도전층(230), 제2 도전층(255) 및 제3 도전층(275)은 도프트 폴리실리콘, 실리사이드 또는 이들의 조합으로 형성할 수 있다.
포토리소그라피 공정을 거쳐 제3 도전층(275), ONO막(270) 및 플로팅 게이트용 도전층(265)을 패터닝하여 도 21에서와 같이 터널 산화막(225a) 위로 셀렉트 게이트(275a), ONO막 패턴(270a) 및 플로팅 게이트(265a)로 이루어진 게이트 스택을 가지는 셀렉트 트랜지스터(S") 부분과, 이와 이격된 콘트롤 게이트(275b), ONO막 패턴(270b) 및 플로팅 게이트(265b)로 이루어진 게이트 스택을 가지는 콘트롤 트랜지스터(C") 부분을 형성한다. 이후, 필요한 적정 이온주입 마스크 공정을 거쳐 고농도 불순물, 예컨대 n-형 불순물을 주입하여 기판(200) 안에 셀 소스 접합 영역(280)을 형성하고, 다시 소정 마스크 공정을 이용하여 기판(200) 안에 저농도 비트라인 접합 영역(285)을 형성한다. 그 결과물 상에 절연막을 형성한 다음 RIE 방식의 건식 식각을 이용하여 각 게이트 스택 측벽에 스페이서(290)를 형성하고, 고농도 n-형 이온주입을 통하여 저농도 비트라인 접합 영역(285) 안에 고농도 비트라인 접합 영역(295)을 형성한다.
이상, 본 발명을 바람직한 실시예들을 들어 상세하게 설명하였으나, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다.
상술한 바와 같이 본 발명에 따르면, 기존 습식 식각 방식에 의한 터널 산화막 영역 정의시 발생하는 언더컷에 의한 터널 산화막 크기 증가 문제가 없어 셀 크기 축소에 유리하며, 습식 식각의 등방성 식각 프로파일에 의한 터널 산화막 커패시턴스 증가가 없어 커플링비 증가에 따른 프로그램/소거 효율 증가가 가능해진다.
또한, 터널 산화막 영역을 정의하고 있는 폴리실리콘 측벽에 성장시킨 두꺼운 산화막에 의하여 터널 커패시턴스 감소 및 BTBT에 의한 특성 열화 문제를 완화시킬 수 있다.
Claims (17)
- 반도체 기판 상에 제1 산화막을 성장시키는 단계;상기 제1 산화막 상에 제1 도전층을 형성하는 단계;상기 제1 도전층과 상기 제1 산화막을 패터닝하여 제1 도전층 패턴과 상기 제1 도전층 패턴 하부에 터널 산화막을 형성하는 단계;상기 제1 도전층 패턴 측벽과 상기 기판 상에 게이트 산화막을 개재하여 상기 제1 도전층 패턴 양측에 제2 도전층 패턴을 형성하는 단계;상기 제1 도전층 패턴과 상기 제2 도전층 패턴을 전기적으로 연결시켜 플로팅 게이트용 도전층을 형성하는 단계;상기 플로팅 게이트용 도전층 상에 커플링 산화막을 형성하는 단계;상기 커플링 산화막 상에 제3 도전층을 형성하는 단계; 및상기 제3 도전층, 커플링 산화막 및 플로팅 게이트용 도전층을 패터닝하여 상기 터널 산화막 위로 셀렉트 게이트, 커플링 산화막 패턴 및 플로팅 게이트로 이루어진 게이트 스택을 가지는 셀렉트 트랜지스터 부분과 상기 셀렉트 트랜지스터 부분과, 상기 셀렉트 트랜지스터 부분과, 상기 셀렉트 트랜지스터 부분과 이격된 콘트롤 게이트, 커플링 산화막 패턴 및 플로팅 게이트로 이루어진 게이트 스택을 가지는 콘트롤 트랜지스터 부분을 형성하는 단계를 포함하는 것을 특징으로 하는 EEPROM 셀 제조방법.
- 제1항에 있어서, 상기 제1 도전층 패턴과 터널 산화막을 형성하는 단계는,상기 제1 도전층 상에 터널 산화막 형성 영역을 정의하는 마스크막을 형성하는 단계;상기 마스크막을 산화 마스크로 이용하여 상기 터널 산화막 형성 영역에 마스크 산화막을 선택적으로 성장시키는 단계;상기 마스크막을 제거한 다음 상기 마스크 산화막을 식각 마스크로 이용하여 상기 제1 도전층을 식각하여 제1 도전층 패턴을 형성하는 단계; 및습식 식각을 이용하여 상기 제1 도전층 패턴 상부의 마스크 산화막 및 상기 기판 상의 상기 제1 산화막을 제거하여 상기 제1 도전층 패턴 하부에 터널 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 EEPROM 셀 제조방법.
- 제2항에 있어서, 상기 기판 안에 플로팅 접합 영역을 형성하는 단계를 더 포함하고, 상기 터널 산화막 형성 영역은 상기 플로팅 접합 영역에 대응되는 위치에 정의되도록 하며,상기 셀렉트 트랜지스터 부분에서 상기 터널 접합 영역에 반대되는 부분의 상기 기판 안에 셀 소스 접합 영역을 형성하는 단계;상기 콘트롤 트랜지스터 부분의 상기 기판 안에 저농도 비트라인 접합 영역을 형성하는 단계;상기 셀렉트 트랜지스터 부분과 상기 콘트롤 트랜지스터 부분의 각 게이트 스택 측벽에 스페이서를 형성하는 단계; 및상기 저농도 비트라인 접합 영역에서 상기 터널 접합 영역에 반대되는 부분 안에 고농도 비트라인 접합 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 EEPROM 셀 제조방법.
- 제2항에 있어서, 상기 마스크 산화막은 50~300Å 정도 두께로 형성하는 것을 특징으로 하는 EEPROM 셀 제조방법.
- 제1항에 있어서, 상기 게이트 산화막을 개재하여 상기 제2 도전층 패턴을 형성하는 단계는,상기 터널 산화막이 형성된 결과물 상에 제2 산화막을 형성하는 단계;상기 제2 산화막 상에 제2 도전층을 형성하는 단계;상기 제2 도전층을 평탄화시켜 상기 제1 도전층 패턴 위의 상기 제2 산화막이 노출되도록 하여, 상기 제1 도전층 패턴 양측에 제2 도전층 패턴을 형성하는 단계; 및상기 제1 도전층 패턴 위에 노출된 상기 제2 산화막을 습식 식각하여 상기 제2 도전층 패턴과 상기 제1 도전층 패턴 사이에 게이트 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 EEPROM 셀 제조방법.
- 제5항에 있어서, 상기 게이트 산화막을 형성하는 단계는 상기 제1 도전층 패턴 상부 및 측벽의 일부의 상기 제2 산화막을 제거함으로써, 상기 제2 도전층 패턴과 제1 도전층 패턴 사이에 게이트 산화막을 형성하고, 상기 제1 도전층 패턴 상부 및 측벽 일부는 노출되도록 하는 것을 특징으로 하는 EEPROM 셀 제조방법.
- 제1항에 있어서, 상기 제1 산화막은 30~100Å 정도, 상기 제1 도전층은 300~1000Å 정도, 상기 제2 도전층 패턴은 1000~2000Å 정도, 상기 게이트 산화막은 100~300Å 정도로 형성하는 것을 특징으로 하는 EEPROM 셀 제조방법.
- 제1항에 있어서, 상기 제1 도전층 패턴과 상기 제2 도전층 패턴을 전기적으로 연결시키기 위하여 500~1500Å 정도 두께의 도전층을 더 형성하는 것을 특징으로 하는 EEPROM 셀 제조방법.
- 제1항에 있어서, 상기 마스크막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 EEPROM 셀 제조방법.
- 제1항에 있어서, 상기 제1 도전층, 제2 도전층 패턴 및 제3 도전층은 도프트 폴리실리콘, 실리사이드 또는 이들의 조합으로 형성하는 것을 특징으로 하는 것을 특징으로 하는 EEPROM 셀 제조방법.
- 반도체 기판 상에 제1 산화막을 성장시키는 단계;상기 제1 산화막 상에 제1 도전층을 형성하는 단계;상기 제1 도전층과 상기 제1 산화막을 패터닝하여 제1 도전층 패턴과 상기 제1 도전층 패턴 하부에 터널 산화막을 형성하는 단계;상기 제1 도전층 패턴 측벽과 상기 기판 상에 게이트 산화막을 형성하는 단계;상기 게이트 산화막 위로 상기 제1 도전층 패턴과 전기적으로 연결된 제2 도전층을 형성하여 플로팅 게이트용 도전층을 형성하는 단계;상기 플로팅 게이트용 도전층 상에 커플링 산화막을 형성하는 단계;상기 커플링 산화막 상에 제3 도전층을 형성하는 단계; 및상기 제3 도전층, 커플링 산화막 및 플로팅 게이트용 도전층을 패터닝하여 상기 터널 산화막 위로 셀렉트 게이트, 커플링 산화막 패턴 및 플로팅 게이트로 이루어진 게이트 스택을 가지는 셀렉트 트랜지스터 부분과 상기 셀렉트 트랜지스터 부분과, 상기 셀렉트 트랜지스터 부분과 이격된 콘트롤 게이트, 커플링 산화막 패턴 및 플로팅 게이트로 이루어진 게이트 스택을 가지는 콘트롤 트랜지스터 부분을 형성하는 단계를 포함하는 것을 특징으로 하는 EEPROM 셀 제조방법.
- 제11항에 있어서, 상기 제1 도전층 패턴과 터널 산화막을 형성하는 단계는,상기 제1 도전층 상에 마스크막을 형성하는 단계;상기 마스크막 상에 터널 산화막 형성 영역을 덮는 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 식각 마스크로 하여 상기 마스크막과 상기 제1 도전층을 식각하여 마스크막 패턴과 제1 도전층 패턴을 형성하는 단계;상기 포토레지스트 패턴을 제거하는 단계;상기 기판 위에 노출된 상기 제1 산화막을 습식 식각으로 제거하여 상기 제1 도전층 패턴 하부에 터널 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 EEPROM 셀 제조방법.
- 제12항에 있어서, 상기 기판 안에 플로팅 접합 영역을 형성하는 단계를 더 포함하고, 상기 터널 산화막 형성 영역은 상기 플로팅 접합 영역에 대응되는 위치에 정의되도록 하며,상기 셀렉트 트랜지스터 부분에서 상기 터널 접합 영역에 반대되는 부분의 상기 기판 안에 셀 소스 접합 영역을 형성하는 단계;상기 콘트롤 트랜지스터 부분의 상기 기판 안에 저농도 비트라인 접합 영역을 형성하는 단계;상기 셀렉트 트랜지스터 부분과 상기 콘트롤 트랜지스터 부분의 각 게이트 스택 측벽에 스페이서를 형성하는 단계; 및상기 저농도 비트라인 접합 영역에서 상기 터널 접합 영역에 반대되는 부분 안에 고농도 비트라인 접합 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 EEPROM 셀 제조방법.
- 제11항에 있어서, 상기 게이트 산화막을 형성하는 단계는 상기 제1 도전층 패턴 측벽과 상기 기판을 열산화시켜 수행하는 것을 특징으로 하는 EEPROM 셀 제조 방법.
- 제11항에 있어서, 상기 제1 산화막은 30~100Å 정도, 상기 제1 도전층은 200~1000Å 정도, 상기 마스크막은 500~1000Å 정도, 상기 게이트 산화막은 100~300Å 정도, 상기 제2 도전층은 500~1500Å 정도 두께로 형성하는 것을 특징으로 하는 EEPROM 셀 제조방법.
- 제11항에 있어서, 상기 마스크막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 EEPROM 셀 제조방법.
- 제11항에 있어서, 상기 제1 도전층, 제2 도전층 및 제3 도전층은 도프트 폴리실리콘, 실리사이드 또는 이들의 조합으로 형성하는 것을 특징으로 하는 것을 특징으로 하는 EEPROM 셀 제조방법.
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