KR100724564B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치를 공개한다. 그 반도체 메모리 장치는 제1동작 제어신호에 응답하여 제1전압을 발생하는 제1전압 발생 수단과, 제2동작 제어신호에 따라 제2전압을 발생하는 제2전압 발생 수단과, 제1동작 제어신호를 발생하는 제1동작 제어 수단과, 제2동작 제어신호를 발생하는 제2동작 제어 수단과, 제1전압 발생 수단과 연결되는 제1본딩패드와, 제2전압 발생 수단과 연결되고, 제2전압 발생 수단과 연결되는 제2본딩패드를 구비하는 반도체 칩과, 제1본딩패드와 연결되는 제1기판패드와 제2본딩패드와 연결되는 제2기판패드를 구비하는 패키징 기판을 구비하고, 제1기판패드와 제2기판 패드는 패키징 기판을 통해 연결되는 것을 특징으로 한다. 따라서 복수개의 내부 전압 발생 회로들을 패키징 기판을 통해 연결한 후, 반도체 칩을 패키징 할 때에 복수개의 내부 전압 발생 회로들 중 동작이 필요한 내부 전압 발생회로를 선택할 수 있도록 하여 반도체 메모리 장치의 생산비용과 생산 시간을 감소시킨다. 또한 복수개의 내부 전압 발생 회로들을 동일한 전압 레벨을 가지는 내부 전압을 발생하도록 하여 내부 전압의 공급 능력도 증대하여 준다.

Description

반도체 메모리 장치{semiconductor memory device}
도1은 본 발명의 일실시예에 따른 반도체 메모리 장치의 구성도.
도2는 도1의 제1및 제2동작 제어회로의 일실시예에 따른 회로도.
도3은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 구성도.
도4는 도3의 복수개의 퓨즈 제어회로들로 구현된 제1전압 제어회로 또는 제2전압 제어회로의 일실시예에 따른 회로도.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 복수개의 내부 전압 발생 회로들을 연결하고, 반도체 칩을 패키징 할 때에 복수개의 내부 전압 발생 회로들 각각의 동작을 제어할 수 있도록 하는 반도체 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치는 외부에서 공급되는 외부 전원을 이용하여 반도체 메모리 장치의 동작에 필요한 내부 전압들을 발생하는 복수개의 내부전압 발생 회로들을 구비한다.
반도체 메모리 장치가 디램(DRAM)인 경우, 반도체 메모리 장치는 승압 전압(VPP)(예를 들어, 2V 이상 3.5V 이하의 전압)을 발생하는 VPP 전압 발생회로, 내부 동작 전압(VINT)(예를 들어, 1.5V 이상 외부 전원(1V)이하의 전압)을 발생하는 VINT 전압 발생회로, 반도체 기판의 백 바이어스 전압(예를 들어, -0.7V 이상 접지 전압(VSS)이하의 전압)을 전압(VBB)을 발생하는 VBB 전압 발생 회로 등을 구비한다.
이러한 반도체 메모리 장치는 저전력화, 고집적화, 및 고성능화에 대한 요구가 증가하게 됨에 따라, 내부전압 발생 회로의 종류와 수도 더욱 많아지게 된다.
예를 들어, 예전의 반도체 메모리 장치는 VBB 전압 발생 회로의 VBB 전압(예를 들어, -0.7V 이상 접지 전압(VSS)이하)을 반도체 기판의 백 바이어스 전원과 워드라인 드라이버의 네거티브 전압으로 이용하였으나, 최근의 반도체 메모리 장치는 제1및 제2VBB 전압 발생 회로들을 구비하고, 제1VBB 전압 발생 회로의 VBB1전압(예를 들어, -0.7V 이상 접지 전압(VSS)이하)은 반도체 기판의 백 바이어스 전압으로, 제2VBB 전압 발생 회로의 VBB2(예를 들어, -0.4V 이상 접지 전압(VSS)이하)로 워드라인 드라이버의 네거티브 전압으로 각각 이용한다.
반도체 메모리 장치내에 구비되는 내부 전압의 종류와 수가 증가됨에 따라, 유사한 전압 레벨을 가지는 내부 전압을 발생하는 내부전압 발생 회로들이 반도체 칩내에 복수개 존재하게 되었다.
이에 반도체 메모리 장치는 반도체 칩 제조가 완료된 상태에서, 반도체 메모리 장치의 공정상 변수와 설계상 변수를 반영하여, 복수개 내부전압 발생 회로들 중 동작이 필요한 하나의 내부전압 발생회로를 선택하는 경우가 발생하였다.
그러나 종래의 반도체 메모리 장치는 반도체 칩 제조가 완료된 상태에서 특 정한 내부 전압 발생 회로의 사용 여부를 결정하고 다른 내부 전압 발생 회로로의 대체할 수 있도록 하는 수단을 구비하지 못하였었다.
따라서 반도체 칩 제조가 완료된 상태에서, 복수개의 내부 전압 발생회로들 중 동작이 필요한 하나의 내부 전압 발생회로가 선택되면, 제품 생산자는 이를 반영하여 반도체 칩을 새로이 설계하고 제조하는 과정을 다시 수행해야 하였다.
결국, 반도체 메모리 장치의 제품의 생산 비용 및 생산 기간이 불가피하게 증가되는 문제가 발생하였다.
본 발명의 목적은 복수개의 내부 전압 발생회로들을 패키징 기판을 통해 연결하고, 반도체 칩을 패키징 할 때에 복수개의 내부 전압 발생회로들 중 동작이 필요한 내부 전압 발생회로를 선택할 수 있도록 하는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 패키징 기판을 통해 연결된 복수개의 내부 전압 발생회로들이 동일한 전압 레벨을 가지는 내부 전압을 발생할 수 있도록 하여, 내부 전압 공급 능력을 증대할 수 있도록 하는 반도체 메모리 장치를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 제1동작 제어신호에 응답하여 제1전압을 발생하는 제1전압 발생 수단과, 제2동작 제어신호에 따라 제2전압을 발생하는 제2전압 발생 수단과, 제1동작 제어신호를 발생하는 제1동작 제어 수단과, 제2동작 제어신호를 발생하는 제2동작 제어 수단과, 제1전압 발생 수단과 연결되는 제1본딩패드와, 제2전압 발생 수단과 연결되고, 제2전압 발생 수단 과 연결되는 제2본딩패드를 구비하는 반도체 칩과, 제1본딩패드와 연결되는 제1기판패드와 제2본딩패드와 연결되는 제2기판패드를 구비하는 패키징 기판을 구비하고, 제1기판패드와 제2기판 패드는 패키징 기판을 통해 연결되는 것을 특징으로 한다.
상기 목적들을 달성하기 위한 본 발명의 반도체 메모리 장치는 제1동작 제어신호에 따라 제1전압의 발생 여부를 선택하고, 제1전압 제어 신호에 따라 제1전압의 전원 레벨을 가변하는 제1전압 발생 수단과, 제2동작 제어신호에 따라 제2전압의 발생 여부를 선택하는 제2전압 발생 수단과, 제1동작 제어신호를 발생하는 제1동작 제어 수단과, 제2동작 제어신호를 발생하는 제2동작 제어 수단과, 제1전압 제어신호를 발생하는 제1전압 제어 수단과, 제1전압 발생 수단과 연결되는 제1본딩패드와, 제2전압 발생 수단과 연결되고, 제2전압 발생 수단과 연결되는 제2본딩패드를 구비하는 하는 반도체 칩과, 제1본딩패드와 연결되는 제1기판패드와 제2본딩패드와 연결되는 제2기판패드를 구비하는 패키징 기판을 구비하고, 제1기판패드와 제2기판 패드는 패키징 기판을 통해 연결되는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치를 설명하면 다음과 같다.
도1은 본 발명의 일실시예에 따른 반도체 메모리 장치의 구성을 도시한 도면이다.
도1을 참조하면, 반도체 메모리 장치는 반도체 칩(1)과 패키징 기판(2)로 구 성되고, 반도체 칩(1)은 제1내부전압 발생 회로(11), 제2내부전압 발생 회로(12), 제1동작 제어회로(13), 제2동작 제어회로(14), 본딩패드들(BP1,BP2)을 구비하고, 패키징 기판(2)은 기판패드들(P1,P2), 및 기판 배선들(SL)을 구비한다. 바람직하게는 반도체 메모리 장치는 차후에 볼그리드 어레이 패키징 방식으로 패키징된다.
제1내부전압 발생회로(11)는 제1동작 제어신호(op_ctrl1)에 응답하여 동작 여부를 선택하고, 제1내부전압 발생회로(11)의 동작이 인에이블되면, 외부 전원(VCC)으로부터 제1내부전압(Vin1)을 발생한다.
제2내부전압 발생회로(12)는 제2동작 제어신호(op_ctrl2)에 응답하여 동작 여부를 선택하고, 제2내부전압 발생회로(12)의 동작이 인에이블되면, 외부 전원으로부터 제2내부전압(Vin2)을 발생한다.
이때의 제1및 제2내부전압 발생회로(11,12)로는 유사한 전압 레벨을 가지는 내부 전압을 발생하여 제2및 제1내부전압 발생회로(12,11)로의 대체가 가능한 회로들이 모두 적용될 수 있으며, 대표적인 예로는 반도체 기판의 백 바이어스 전압을 발생하는 제1VBB 전압 발생 회로와 워드라인 드라이버의 네거티브 전압을 발생하는 제2VBB 전압 발생 회로가 있다.
제1동작 제어회로(13)는 퓨즈를 구비하고, 퓨즈를 프로그래밍하여 제1내부전압 발생회로(11)의 동작을 제어하는 제1동작 제어신호(op_ctrl1)를 발생한다. 즉, 제1동작 제어회로(13)는 퓨즈가 컷팅되면, 제1내부전압 발생회로(11)의 동작을 디스에이블시키기 위한 동작 제어신호(op_ctrl1)를 발생하고, 퓨즈가 연결되면, 제1내부전압 발생회로(11)의 동작을 인에이블시키기 위한 동작 제어신호(op_ctrl1)를 발생한다.
제2동작 제어회로(14)는 제1동작 제어회로(13)에서와 같이 퓨즈를 구비하고, 퓨즈를 프로그래밍하여 제2내부전압 발생회로(12)의 동작을 제어하는 제2동작 제어신호(op_ctrl2)를 발생한다.
제1본딩패드(BP1)는 제1내부전압 발생회로(11)와는 직접 연결되고, 제2내부전압 발생회로(12)와는 제2본딩패드(BP2), 패키징 기판의 제1및 제2기판패드(P1,P2) 및 기판 배선(SL)을 통해 연결된다.
제2본딩패드(BP2)는 제2내부전압 발생회로(12)와는 직접 연결되고, 제1내부전압 발생회로(11)와는 제1본딩패드(BP1), 패키징 기판(2)의 제1및 제2기판패드(P1,P2) 및 기판 배선(SL)을 통해 연결된다.
제1기판패드(P1)는 별도의 연결수단(예를 들어, 와이어 본딩 또는 빔 리드)(미도시)을 통해 제1본딩패드(BP1)와 직접 연결되고, 제2기판패드(P2)는 별도의 연결수단(예를 들어, 와이어 본딩 또는 빔 리드)(미도시)을 통해 제2본딩패드(BP2)와 직접 연결된다.
기판 배선(SL)은 패키징 기판(2)내에서 와이어 본딩 또는 빔 리드로 구현되어 제1기판패드(P1)와 제2기판패드(P2)간을 연결한다.
이하 도1을 참조하여 반도체 메모리 장치의 동작을 설명하도록 한다.
먼저, 반도체 칩(1)이 내부 전압으로 제1내부전압(Vin1)이 필요로 하면, 반도체 메모리 장치는 다음과 같이 동작한다.
제1동작 제어회로(13)는 퓨즈를 연결하여 제1내부전압 발생회로(11)의 동작 을 인에이블시키는 제1동작 제어신호(op_ctrl1)를 발생하고, 제2동작 제어회로(14)는 퓨즈를 커팅하여 제2내부전압 발생회로(12)의 동작을 디스에이블시키는 제2동작 제어신호(op_ctrl2)를 발생한다.
그러면 제2내부전압 발생회로(12)는 디스에이블되고, 제1내부전압 발생회로(11)만이 인에이블되어, 상기에서와 동일한 원리로 제1본딩패드(BP1) 및 제2본딩패드(BP2)에는 제1내부전압(Vin1)만이 인가된다.
즉, 반도체 메모리 장치는 제1및 제2동작 제어회로(13,14)를 통해 제1내부전압 발생회로(11)만이 동작되도록 하고, 이를 통해 반도체 칩에 제1내부전압(Vin1)을 공급하여 준다.
반면에 반도체 칩(1)이 내부 전압으로 제2내부전압(Vin2)이 필요로 하면, 반도체 메모리 장치는 다음과 같이 동작한다.
제1동작 제어회로(13)는 퓨즈를 커팅하여 제1내부전압 발생회로(11)의 동작을 디스에이블시키는 제1동작 제어신호(op_ctrl1)를 발생하고, 제2동작 제어회로(14)는 퓨즈를 연결하여 제2내부전압 발생회로(12)의 동작을 인에이블시키는 제2동작 제어신호(op_ctrl2)를 발생한다. 그러면, 제1내부전압 발생회로(11)는 디스에이블되고, 제2내부전압 발생회로(12)만이 제2동작 제어신호(op_ctrl2)에 따라 인에이블되어 제2내부전압(Vin2)을 발생하고, 제2내부전압(Vin2)을 제2본딩패드(BP2)로 인가한다. 제2본딩패드(BP2)에 인가된 제2내부전압(Vin2)은 패키징 기판내의 제2기판패드(P2), 기판배선(SL), 제1기판패드(P1)를 거쳐 제1본딩패드(BP1)로 공급된다.
즉, 반도체 메모리 장치는 제1및 제2동작 제어회로(13,14)를 통해 제2내부전 압 발생회로(12)만이 동작되도록 하고, 이를 통해 반도체 칩에 제2내부전압(Vin2)을 공급하여 준다.
도2는 도1의 제1또는 제2동작 제어회로(13,14)의 일실시예에 따른 회로도이다.
도2를 참조하면, 제1동작 제어 회로(13)는 외부 전원(VCC)과 연결되는 퓨즈(F1), 소스는 퓨즈(F1)에 연결되고 드레인은 NMOS트랜지스터(N1)에 연결되고 게이트에는 제어신호(con)가 인가되는 PMOS트랜지스터(P1), 드레인은 PMOS트랜지스터(P1)에 연결되고 소스는 접지 전압(VSS)에 연결되고 게이트에는 제어신호(con)가 인가되는 NMOS트랜지스터(N1), 드레인은 PMOS트랜지스터(P1)에 연결되고 소스는 접지 전압(VSS)에 연결되고 게이트에는 인버터(I1)의 출력 신호가 인가되는 NMOS트랜지스터(N2), NMOS트랜지스터들(N1,N2)의 드레인에 연결되는 인버터(I1), 인버터(I1)의 출력단에 연결되는 인버터(I2)로 구성된다.
도2에 나타낸 회로의 동작을 설명하면 다음과 같다.
제어신호(con)는 파워 업(power up)을 감지하여 발생되는 신호로서, 초기에 "로우"레벨로 있다가 전원이 인가되면 "하이"레벨로 천이되었다가 다시 "로우"레벨로 천이되는 신호이다.
먼저, 퓨즈(F1)가 컷팅된 경우의 동작은 다음과 같다.
제어신호(con)가 "로우"레벨에서 "하이"레벨로 천이하면, PMOS트랜지스터(P1)가 오프되고 NMOS트랜지스터(N1)가 온되어, NMOS트랜지스터(N1)의 드레인 즉, 노드(n1)는 접지전압 레벨로 된다. 인버터들(I1, I2)은 노드(n1)의 신호를 버퍼하 여 "로우"레벨의 신호를 발생하고, NMOS트랜지스터(N2)는 인버터(I1)의 "하이"레벨의 신호에 응답하여 온되어 노드(n1)를 접지전압 레벨로 만든다.
이후, 제어신호(con)가 "하이"레벨에서 "로우"레벨로 다시 천이하면 PMOS트랜지스터(P1)는 온되고 NMOS트랜지스터(N1)는 오프된다. 그러나 퓨즈(F1)가 컷팅되어 노드(n1)로는 외부 전원(VCC)이 인가되지 못한다. 그러면 노드(n1)는 접지전압 레벨로 유지되고, 인버터들(I1, I2)은 계속하여 "로우"레벨의 신호를 발생한다.
그리고 퓨즈(F1)가 연결된 경우의 동작은 다음과 같다.
퓨즈(F1)가 연결되어 있으면, PMOS트랜지스터(P1)의 소스에는 외부 전원(VCC)이 인가된다.
이러한 상태에서 제어신호(con)가 "로우"레벨에서 "하이"레벨로 천이하면, PMOS트랜지스터(P1)가 오프되고 NMOS트랜지스터(N1)가 온되어 노드(n1)는 접지전압 레벨로 된다. 인버터들(I1,I2)은 "로우"레벨의 노드(n1)의 신호를 버퍼하여 "로우"레벨의 신호를 발생하고, NMOS트랜지스터(N2)는 인버터(I1)의 "하이"레벨의 신호에 따라 온되어 노드(n1)를 접지전압 레벨로 만든다.
이후, 제어신호(con)가 "하이"레벨에서 "로우"레벨로 다시 천이하면 PMOS트랜지스터(P1)가 온되고 NMOS트랜지스터(N1)가 오프되어 노드(n1)에는 외부 전원(VCC)이 인가된다. 인버터들(I1,I2)은 노드(n1)의 신호를 버퍼하여 "하이"레벨의 신호를 발생하고, NMOS트랜지스터(N2)는 인버터(I1)의 "로우"레벨의 신호에 따라 오프된다. 그러면 노드(n1)의 전압 레벨은 외부 전원(VCC)으로 유지되고, 인버터들(I1,I2)은 계속하여 "하이"레벨의 신호를 발생한다.
이와 같이 도2의 동작 제어회로는 퓨즈의 컷팅 여부에 따라 상이한 전압 레벨을 가지는 신호를 발생하므로, 퓨즈가 컷팅된 경우 발생되는 신호는 내부전압 발생회로의 동작을 디스에이블하기 위한 동작 제어신호(op_ctrl)로서 출력하고, 퓨즈가 연결된 경우 발생되는 신호는 내부전압 발생회로의 동작을 인에이블하기 위한 동작 제어신호(op_ctrl)로서 출력하여 준다.
따라서 본 발명의 일실시에 따른 반도체 메모리 장치는 복수개의 내부 전압 발생회로들을 패키징 기판을 통해 연결하고, 반도체 칩을 패키징 할 때에 제1및 제2동작 제어 회로들을 통해 복수개의 내부 전압 발생회로들 중 동작이 필요한 내부 전압 발생회로를 선택할 수 있도록 한다.
도3은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 구성을 도시한 도면이다.
도3을 참조하면, 반도체 메모리 장치는 반도체 칩(3)과 패키징 기판(4)로 구성되고, 반도체 칩(3)은 제1내부전압 발생 회로(31), 제2내부전압 발생 회로(32), 제1동작 제어회로(33), 제2동작 제어회로(34), 제1전압제어회로(35), 제2전압제어회로(36), 및 본딩패드들(BP1,BP2)을 구비하고, 패키징 기판(4)은 기판패드들(P1,P2), 및 기판 배선들(SL)을 구비한다. 바람직하게는 반도체 메모리 장치는 차후에 볼그리드 어레이 패키징 방식으로 패키징된다.
제1내부전압 발생회로(31)는 제1동작 제어신호(op_ctrl1)에 따라 동작 여부를 결정하고, 제1전압 제어신호들(v_ctrl11~v_ctrl1n)에 따라 제1내부전압(Vin1)의 전압 레벨을 가변한다. 예를 들어, 제1내부전압 발생회로(31)는 제1동작 제어신호 (op_ctrl1)에 따라 동작이 인에이블되면, 제1전압 제어신호들(v_ctrl11~v_ctrl1n)에 따라 제1기준 전압을 가변하고, 가변된 제1기준 전압에 따라 제1내부전압(Vin1)의 전압 레벨을 가변한다.
제2내부전압 발생회로(32)는 제2동작 제어신호(op_ctrl2)에 따라 동작 여부를 결정하고, 제2전압 제어신호들(v_ctrl21~v_ctrl2n)에 따라 제2내부전압(Vin2)의 전압 레벨을 가변한다. 예를 들어, 제1내부전압 발생회로(31)는 제1동작 제어신호(op_ctrl1)에 따라 동작이 인에이블되면, 제1전압 제어신호들(v_ctrl11~v_ctrl1n)에 따라 제1기준 전압을 가변하고, 가변된 제1기준 전압에 따라 제1내부전압(Vin1)의 전압 레벨을 가변한다.
이때의 제1및 제2내부전압 발생회로(31,32)로는 전압 제어신호들에 따라 내부 전압의 전압 레벨이 가변되고, 제2및 제1내부전압 발생회로(32,31)로의 대체가 가능한 회로들은 모두 적용될 수 있다.
제1동작 제어회로(33)는 도1의 제1동작 제어회로(13)와 동일하게 퓨즈를 구비하고, 퓨즈를 프로그래밍하여 제1내부전압 발생회로(31)의 동작을 제어하기 위한 제1동작 제어신호(op_ctrl1)를 발생한다.
제2동작 제어회로(34)는 도1의 제2동작 제어회로(14)와 동일하게 퓨즈를 구비하고, 퓨즈를 프로그래밍하여 제2내부전압 발생회로(32)의 동작을 제어하기 위한 제2동작 제어신호(op_ctrl2)를 발생한다.
제1내부전압 제어회로(35)는 모드 레지스터 셋 회로(Mode Register Set) 또는 복수개의 퓨즈 회로들로 구현되며, 제1내부전압(Vin1)의 전압 레벨을 가변하기 위한 제1전압 제어신호들(v_ctrl11~v_ctrl1n)을 발생한다. 만약, 제1내부전압 제어회로(35)가 모드 레지스터 셋 회로이면 외부로부터 전송되는 코딩 신호들(coding signals)(예를 들어, 커맨드 신호들 및 어드레스 신호들)에 응답하여, 제1전압 제어신호들(v_ctrl11~v_ctrl1n)을 발생하고, 복수개의 퓨즈 회로들이면, 복수개의 퓨즈 회로들을 프로그래밍하여 제1전압 제어신호들(v_ctrl11~v_ctrl1n)을 발생한다.
제2전압 제어회로(36)도 제1전압 제어회로(35)와 같이 모드 레지스터 셋 회로 또는 복수개의 퓨즈 회로들로 구현되며, 제2내부전압(Vin2)의 전압 레벨을 가변하기 위한 제1전압 제어신호들(v_ctrl21~v_ctrl2n)을 발생한다.
제1본딩패드(BP1)는 제1내부전압 발생회로(31)와는 직접 연결되고, 제2내부전압 발생회로(32)와는 제2본딩패드(BP2), 패키징 기판(4)의 제1및 제2기판패드(P1,P2) 및 기판 배선(SL)을 통해 연결된다.
제2본딩패드(BP2)는 제2내부전압 발생회로(32)와는 직접 연결되고, 제1내부전압 발생회로(31)와는 제1본딩패드(BP1), 패키징 기판의 제1및 제2기판패드(P1,P2) 및 기판 배선(SL)을 통해 연결된다.
제1기판패드(P1) 별도의 연결수단(예를 들어, 와이어 본딩 또는 빔 리드)(미도시)을 통해 제1본딩패드(BP1)와 직접 연결되고, 제2기판패드(P2)는 별도의 연결수단(예를 들어, 와이어 본딩 또는 빔 리드)(미도시)을 통해 제2본딩패드(BP2)와 직접 연결된다.
기판 배선(SL)은 패키징 기판(2)내에서 와이어 본딩 또는 빔 리드로 구현되어 제1기판패드(P1)와 제2기판패드(P2)간을 연결한다.
이하 도3을 참조하여 반도체 메모리 장치의 동작을 설명하도록 한다.
이때, 제1내부전압 발생회로(31)가 제1전압(V1)이상 제2전압(V2)이하의 전압 범위를 가지고, 제2내부전압 발생회로(32)가 제3전압(V3)이상 제4전압(V4)이하의 전압 범위를 가지고, 제3전압(V3), 제1전압(V1), 제4전압(V4), 및 제2전압(V2) 순으로 전압 레벨이 높다고 가정한다.
먼저, 반도체 칩(3)이 제4전압(V4)이상 제2전압(V2)이하의 전압 레벨을 가지는 내부전압이 필요하고, 반도체 메모리 장치는 다음과 같이 동작한다.
제1동작 제어회로(33)는 제1내부전압 발생회로(31)의 동작을 인에이블시키는 제1동작 제어신호(op_ctrl1)를 발생하고, 제2동작 제어회로(34)는 제2내부전압 발생회로(32)의 동작을 디스에이블시키는 제2동작 제어신호(op_ctrl2)를 발생하고, 제1전압 제어회로(35)는 제1내부전압의 전압 레벨을 제4전압(V4)이상 제2전압(V2)이하의 전압 레벨을 가지도록 가변하는 제1전압 제어신호(v_ctrl11~v_ctrl1n)를 발생한다. 이때 제2전압 제어회로(36)는 돈 케어 상태이다.
제1내부전압 발생회로(31)는 제1동작 제어신호(op_ctrl1)에 응답하여 인에이블되고, 제1전압 제어신호(v_ctrl11~v_ctrl1n)에 따라 제4전압(V4)이상 제2전압(V2)이하의 전압 레벨을 가지는 제1내부전압(Vin1)을 발생하여 제1본딩패드(BP1)로 인가한다. 그리고 제2내부전압 발생회로(32)는 제2동작 제어신호(op_ctrl2)에 응답하여 디스에이블되어, 제2내부전압(Vin2)을 발생하지 않는다.
그러면 제1본딩패드(BP1)에 인가된 제1내부전압은 패키징 기판(4)내의 제1기판패드(P1), 기판배선(SL), 제2기판패드(P2)를 거쳐 제2본딩패드(BP2)로 인가된다. 이에 반도체 메모리 장치는 제1내부전압 발생회로(41)를 통해 반도체 칩내에 제4전압(V4)이상 제2전압(V2)이하의 전압 레벨을 가지는 제1내부전압(Vin1)을 공급하여 준다.
그리고 반도체 칩이 제3전압(V3)이상 제1전압(V1)이하인 전압 레벨을 가지는 내부전압이 필요하면, 반도체 메모리 장치는 다음과 같이 동작한다.
제1동작 제어회로(33)는 제1내부전압 발생회로(31)의 동작을 디스에이블시키는 제1동작 제어신호(op_ctrl1)를 발생하고, 제2동작 제어회로(34)는 제2내부전압 발생회로(32)의 동작을 인에이블시키는 제2동작 제어신호(op_ctrl2)를 발생하고, 제2전압 제어회로(36)는 제2내부전압의 전압 레벨을 제3전압(V3)이상 제1전압(V1)이하의 전압 레벨을 가지도록 가변하는 제2전압 제어신호(v_ctrl21~v_ctrl2n)를 발생한다. 이때 제1전압 제어회로(35)는 돈 케어 상태이다.
제2내부전압 발생회로(32)는 제2동작 제어신호(op_ctrl2)에 응답하여 인에이블되고, 제2전압 제어신호에 따라 제3전압(V3)이상 제1전압(V1)이하의 전압 레벨을 가지는 제2내부전압(Vin2)을 발생하여 제2본딩패드(BP2)로 인가한다. 그리고 제1내부전압 발생회로(31)는 제1동작 제어신호(op_ctrl1)에 응답하여 디스에이블되어, 제1내부전압(Vin1)을 발생하지 않는다.
제2본딩패드(BP2)에 인가된 제2내부전압(Vin2)은 패키징 기판(4)의 제2기판패드(P2), 기판배선(SL), 제1기판패드(P1)를 거쳐 제1본딩패드(BP1)로 공급된다. 이에 반도체 메모리 장치는 제2내부전압 발생회로(32)를 통해 반도체 칩내에 제3전압(V3)이상 제1전압(V1)이하의 전압 레벨을 가지는 제2내부전압(Vin2)을 공급하여 준다.
반면에 반도체 칩이 제1전압(V1)이상 제4전압(V4)이하의 전압 레벨을 가지는 내부전압이 필요하면, 반도체 메모리 장치는 다음과 같이 동작한다.
제1및 제2동작 제어회로(33,34)는 제1및 제2내부전압 발생회로(31,32)의 동작을 인에이블시키는 제1및 제2동작 제어신호(op_ctrl1,op_ctrl2)를 각각 발생하고, 제1및 제2전압 제어회로(35,36)는 제1및 제2내부전압의 전압 레벨을 제1전압(V1)이상 제4전압(V4)이하의 전압 레벨을 가지도록 가변하는 제1및 제2전압 제어신호(v_ctrl11~v_ctrl1n,v_ctrl21~v_ctrl2n)를 각각 발생한다.
제1내부전압 발생회로(31)는 제1동작 제어신호(op_ctrl1)에 응답하여 인에이블되고, 제1전압 제어신호들(v_ctrl11~v_ctrl1n)을 따라 제1전압(V1)이상 제4전압(V4)이하의 전압 레벨을 가지는 제1내부전압(Vin1)을 발생하여 제1본딩패드(BP1)로 인가한다. 그리고 제2내부전압 발생회로(32)는 제2동작 제어신호(op_ctrl2)에 응답하여 인에이블되고, 제2전압 제어신호들(v_ctrl21~v_ctrl2n)에 따라 제1전압(V1)이상 제4전압(V4)이하의 전압 레벨을 가지는 제2내부전압(Vin2)을 발생하여 제2본딩패드(BP2)로 인가한다.
이에 반도체 메모리 장치는 제1및 제2내부전압 발생회로(31,32)를 통해 제1및 제2내부전압(Vin1,Vin2)을 동시에 발생하고, 이를 통해 반도체 칩내에 제1전압(V1)이상 제4전압(V4)이하의 전압 레벨을 가지는 내부전압을 보다 안정적으로 공급하여 준다.
도4는 도3의 복수개의 퓨즈 제어회로들로 구현된 제1전압 제어회로(35) 또는 제2전압 제어회로(36)의 일실시예에 따른 구성을 나타내는 회로도이다.
도4를 참조하면, 제1전압 제어회로(35)는 제1내지 제n 퓨즈 제어회로들(FC1~FCn)을 구비하고, 제1내지 제n 퓨즈 제어회로들(FC1~FCn) 각각은 도2의 동작 제어회로와 동일하게 외부 전원(VCC)과 연결되는 퓨즈(F11), 소스는 퓨즈(F11)에 연결되고 드레인은 NMOS트랜지스터(N11)에 연결되고 게이트에는 제어신호(con)가 인가되는 PMOS트랜지스터(P11), 드레인은 PMOS트랜지스터(P11)에 연결되고 소스는 접지 전압(VSS)에 연결되고 게이트에는 제어신호(con)가 인가되는 NMOS트랜지스터(N11), 드레인은 PMOS트랜지스터(P11)에 연결되고 소스는 접지 전압(VSS)에 연결되고 게이트에는 인버터(I11)의 출력 신호가 인가되는 NMOS트랜지스터(N12), NMOS트랜지스터들(N11,N12)의 드레인에 연결되는 인버터(I11), 인버터(I11)의 출력단에 연결되는 인버터(I12)로 구성된다.
그리고 제1내지 제n퓨즈 제어회로들(FC1~FCn) 각각은 도2의 동작 제어회로와 동일하게 동작하여, 퓨즈가 커팅되면 "로우"레벨의 신호를 발생하고, 퓨즈가 커팅되지 않으면 "하이"레벨의 신호를 발생한다.
이에 제1전압 제어회로(35)는 제1내지 제n 퓨즈 제어회로들(FC1~FCn)은 복수개 퓨즈들의 커팅 여부를 결정하여 제1전압 제어신호들(v_ctrl11~v_ctrl1n)의 출력 값을 가변한다.
이와 같이 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 제1및 제2동작 제어 회로를 통해 제1및 제2내부 전압 발생 회로의 동작 여부를 결정할 뿐 만 아니라, 제1및 제2 전압 제어회로를 통해 제1및 제2내부 전압 발생 회로의 내부 전 압 레벨도 가변하여 준다.
따라서 본 발명의 반도체 메모리 장치는 반도체 칩을 패키징 할 때에 복수개의 내부 전압 발생회로들 중 동작이 필요한 내부 전압 발생회로를 선택할 수 있도록 할 뿐 만 아니라 서로 복수개의 내부전압 발생회로들이 동일한 전압 레벨을 가지는 내부전압들을 발생할 수 있도록 하여 반도체 메모리 장치의 내부전압 공급 능력도 증대하여 준다.
또한 본 발명의 바람직한 실시예로 제1및 제2내부 전압 발생회로들 각각에 전압 제어회로를 추가하도록 하였지만, 사용자의 필요에 따라 제1및 제2내부 전압 발생회로들 중 어느 하나의 내부 전압 발생회로에만 전압 제어회로를 추가하여 줄 수 있음은 물론 당연하다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 반도체 메모리 장치는 반도체 칩내의 복수개의 내부 전압 발생회로들을 본딩패드들과 패키징 기판의 패드들 및 기판 배선을 통해 연결하고, 동작 제어 회로의 퓨즈를 프로그래밍하여 복수개의 내부 전압 발생회로들 각각의 동작 여부를 제어할 수 있다. 이에 반도체 칩을 패키징 할 때에 복수개의 내부 전압 발생회로들 중 동작이 필요한 내부 전압 발생회로를 선택할 수 있도록 하여 반도체 메모리 장치의 생산 비용 및 생산 기간을 획기적으로 감소시켜 준다.
또한 본 발명의 반도체 메모리 장치는 전압 제어 회로를 통해 반도체 칩을 패키징 할 때에 내부 전압 발생회로의 내부 전압의 전압 레벨을 가변하여 준다. 이에 복수개의 내부 전압 발생회로들이 동일한 전압 레벨을 가지는 내부 전압들을 발생할 수 있도록 하여 반도체 메모리 장치의 내부전압 공급 능력을 증대하여 준다.

Claims (17)

  1. 제1동작 제어신호에 응답하여 제1전압을 발생하는 제1전압 발생 수단과, 제2동작 제어신호에 따라 제2전압을 발생하는 제2전압 발생 수단과, 상기 제1동작 제어신호를 발생하는 제1동작 제어 수단과, 상기 제2동작 제어신호를 발생하는 제2동작 제어 수단과, 상기 제1전압 발생 수단과 연결되는 제1본딩패드와, 상기 제2전압 발생 수단과 연결되고, 상기 제2전압 발생 수단과 연결되는 제2본딩패드를 구비하는 반도체 칩; 및
    상기 제1본딩패드와 연결되는 제1기판패드와 상기 제2본딩패드와 연결되는 제2기판패드를 구비하는 패키징 기판을 구비하고,
    상기 제1기판패드와 상기 제2기판 패드는 상기 패키징 기판을 통해 연결되며,
    상기 제1및 제2동작 제어 수단은
    퓨즈 프로그램에 따라 제1및 제2동작 제어 신호들을 발생하는 퓨즈 회로인 것을 특징으로 하는 반도체 메모리 장치.
  2. 삭제
  3. 제1항에 있어서, 상기 제1및 제2동작 제어 수단은
    전원전압에 연결되는 제1퓨즈;
    상기 퓨즈와 노드 사이에 연결되고, 제어신호에 따라 온/오프되는 제1피모스 트랜지스터;
    상기 노드와 접지 전압사이에 연결되고, 상기 제어신호에 따라 온/오프되는 제1엔모스 트랜지스터;
    상기 노드와 상기 접지 전압사이에 연결되고, 피드백 신호에 따라 온/오프되는 제2엔모스 트랜지스터;
    상기 노드에 인가된 신호를 인버터하여 상기 피드백 신호를 발생하는 제1인버터; 및
    상기 피드백 신호를 인버터하여 출력 신호를 발생하는 제2인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 제어신호는
    파워 업(power up)을 감지하여 발생되는 신호인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 패키징 기판은
    상기 제1기판패드와 상기 제2기판 패드 간을 와이어 본딩 또는 빔 리드로 연결하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1동작 제어신호에 따라 제1전압의 발생 여부를 선택하고, 제1전압 제어 신호에 따라 제1전압의 전원 레벨을 가변하는 제1전압 발생 수단과, 제2동작 제어신호에 따라 제2전압의 발생 여부를 선택하는 제2전압 발생 수단과, 상기 제1동작 제어신호를 발생하는 제1동작 제어 수단과, 상기 제2동작 제어신호를 발생하는 제2동작 제어 수단과, 상기 제1전압 제어신호를 발생하는 제1전압 제어 수단과, 상기 제1전압 발생 수단과 연결되는 제1본딩패드와, 상기 제2전압 발생 수단과 연결되고, 상기 제2전압 발생 수단과 연결되는 제2본딩패드를 구비하는 하는 반도체 칩; 및
    상기 제1본딩패드와 연결되는 제1기판패드와 상기 제2본딩패드와 연결되는 제2기판패드를 구비하는 패키징 기판을 구비하고,
    상기 제1기판패드와 상기 제2기판 패드는 상기 패키징 기판을 통해 연결되며,
    상기 제1및 제2동작 제어 수단은
    퓨즈 프로그램에 따라 신호를 발생하는 퓨즈 회로인 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 제1전압 발생 수단은
    상기 제1전압 제어 신호에 따라 상기 제2전압과 동일한 전압 레벨을 가지는 상기 제1전압을 발생하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제6항에 있어서, 상기 반도체 메모리 장치는
    상기 제2전압 제어신호를 발생하는 제2전압 제어 수단을 더 구비하고,
    상기 제2전압 발생 수단은 상기 제2전압 제어 신호에 따라 제2전압의 전원 레벨을 가변하는 기능을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 제2전압 발생 수단은
    상기 제2전압 제어 신호에 따라 상기 제1전압과 동일한 전압 레벨을 가지는 상기 제2전압을 발생하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제8항에 있어서, 상기 제1및 제2전압 제어 수단은
    상기 제 1 및 제2전압 제어 신호에 따라 제3전압을 발생하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제8항에 있어서, 상기 제1및 제2전압 제어 수단은
    외부의 코딩 신호들에 따라 신호를 발생하는 모드 레지스터 셋 회로인 것을 특징으로 하는 반도체 장치.
  12. 제8항에 있어서, 상기 제1및 제2전압 제어 수단은
    퓨즈 프로그램에 따라 제1및 제2전압 제어 신호들을 발생하는 복수개의 퓨즈 회로들로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 복수개의 퓨즈 회로들 각각은
    전원전압에 연결되는 제1퓨즈;
    상기 퓨즈와 노드 사이에 연결되고, 제어신호에 따라 온/오프되는 제1피모스 트랜지스터;
    상기 노드와 접지 전압사이에 연결되고, 상기 제어신호에 따라 온/오프되는 제1엔모스 트랜지스터;
    상기 노드와 상기 접지 전압사이에 연결되고, 피드백 신호에 따라 온/오프되는 제2엔모스 트랜지스터;
    상기 노드에 인가된 신호를 인버터하여 상기 피드백 신호를 발생하는 제1인버터; 및
    상기 피드백 신호를 인버터하여 출력 신호를 발생하는 제2인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 삭제
  15. 제6항에 있어서, 상기 제1및 제2동작 제어 수단은
    상기 전원전압에 연결되는 제2퓨즈;
    상기 퓨즈와 노드 사이에 연결되고, 제어신호에 따라 온/오프되는 제2피모스 트랜지스터;
    상기 노드와 상기 접지 전압사이에 연결되고, 상기 제어신호에 따라 온/오프되는 제3엔모스 트랜지스터;
    상기 노드와 상기 접지 전압사이에 연결되고, 피드백 신호에 따라 온/오프되는 제4엔모스 트랜지스터;
    상기 노드에 인가된 신호를 인버터하여 상기 피드백 신호를 발생하는 제3인버터; 및
    상기 피드백 신호를 인버터하여 출력 신호를 발생하는 제4인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제13항 또는 제15항에 있어서, 상기 제어신호는
    파워 업(power up)을 감지하여 발생되는 신호인 것을 특징으로 하는 반도체 메모리 장치.
  17. 제6항에 있어서, 상기 패키징 기판은
    상기 제1기판패드와 상기 제2기판 패드 간을 와이어 본딩 또는 빔 리드로 연결하는 것을 특징으로 하는 반도체 메모리 장치.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2541046A1 (en) * 2006-03-27 2007-09-27 Mosaid Technologies Incorporated Power supply testing architecture
JP5013895B2 (ja) * 2006-04-27 2012-08-29 パナソニック株式会社 半導体集積回路装置
KR101057699B1 (ko) * 2008-05-15 2011-08-19 매그나칩 반도체 유한회사 원-타임 프로그래머블 기능을 갖는 메모리 장치, 이를구비한 표시패널 구동 칩 및 표시장치
KR101620348B1 (ko) * 2009-10-16 2016-05-12 삼성전자주식회사 내부전원 발생장치, 이를 구비한 멀티채널 메모리 장치 및 이를 채용한 프로세싱 시스템
KR20220151748A (ko) * 2021-05-07 2022-11-15 삼성전자주식회사 비휘발성 메모리 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010055860A (ko) * 1999-12-13 2001-07-04 윤종용 반도체 메모리 장치
KR20030046223A (ko) * 2001-12-05 2003-06-12 삼성전자주식회사 복수의 내부 전원전압을 갖는 반도체 메모리 장치

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0529372A (ja) 1991-07-24 1993-02-05 Nec Corp 集積回路パツケージ
US6538337B2 (en) 2000-08-17 2003-03-25 Samsung Electronics Co., Ltd. Ball grid array package for providing constant internal voltage via a PCB substrate routing configuration
KR100416586B1 (ko) 2000-08-17 2004-02-05 삼성전자주식회사 기판의 배선을 통하여 반도체 칩 내부전원을 일정하게 공급하는 볼 그리드 어레이 패키지
US7313740B2 (en) * 2002-07-25 2007-12-25 Inapac Technology, Inc. Internally generating patterns for testing in an integrated circuit device
JP2004055009A (ja) * 2002-07-18 2004-02-19 Renesas Technology Corp 半導体メモリモジュール
JP3738001B2 (ja) 2002-12-03 2006-01-25 松下電器産業株式会社 半導体集積回路装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010055860A (ko) * 1999-12-13 2001-07-04 윤종용 반도체 메모리 장치
KR20030046223A (ko) * 2001-12-05 2003-06-12 삼성전자주식회사 복수의 내부 전원전압을 갖는 반도체 메모리 장치

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