KR100723526B1 - 단락 전류를 제어할 수 있는 출력 드라이버 - Google Patents

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Abstract

본 발명은 단락 전류를 제어할 수 있는 출력 드라이버에 대하여 개시된다. 출력 드라이버는, 제어 신호에 응답하여 제1 및 제2 구동 신호를 입력하고 출력 신호를 출력하는 구동부와 구동부 제어부를 포함한다. 구동부 제어부는, 테스트 모드 시, 구동부와 동일하게 구성되는 구동부 복사부를 이용하여 제1 및 제2 구동 신호에 의해 발생되는 구동부 복사부의 출력 복사 신호와 기준 전압을 비교하고, 제1 및 제2 구동 신호의 지연을 제어하는 제어 신호한다.
출력 드라이버, 단락 전류, 구동부 복사부, 스위치, 카운터

Description

단락 전류를 제어할 수 있는 출력 드라이버{Short current controllable output driver}
도 1a 및 도 1b은 종래의 출력 드라이버를 설명하는 회로 다이어그램과 동작 타이밍 다이어그램이다.
도 2는 본 발명의 제1 실시예에 따른 출력 드라이버를 설명하는 도면이다.
도 3은 본 발명의 제2 실시예에 따른 출력 드라이버를 설명하는 도면이다.
도 4는 본 발명의 제3 실시예에 따른 출력 드라이버를 설명하는 도면이다.
도 5a 및 도 5b는 도 4의 제1 및 제2 지연 제어부들을 설명하는 도면이다.
도 6은 본 발명의 제4 실시예에 따른 출력 드라이버를 설명하는 도면이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 단락 전류를 제어할 수 있는 출력 드라이버에 관한 것이다.
메모리 시스템의 고성능화에 따라, 그 동작 주파수가 높아지고 있다. 메모리 시스템 버스에는 다양한 메모리 장치들이 연결된다. 예컨대, DRAM이 버스 라인과 연결되는 경우, DRAM은 메모리 시스템의 동작 요구에 맞추어 소정의 규정을 만족시 켜야 한다. 특히, DRAM의 출력 드라이버는 단락 회로 전류를 제어해야 하는 규정을 만족해야 한다.
도 1a 및 도 1b은 종래의 출력 드라이버를 설명하는 회로 다이어그램과 동작 타이밍 다이어그램이다. 도 1a를 참조하면, 출력 드라이버(100)는 제1 구동 신호(DOP)를 입력하는 제1 인버터(102), 제2 구동 신호(DON)를 입력하는 제2 인버터(104), 그리고 전원 전압(VDDQ)과 접지 전압(VSSQ) 사이에 직렬 연결되는 피모스 트랜지스터(106)와 엔모스 트랜지스터(108)를 포함한다. 피모스 트랜지스터(106)의 게이트에는 제1 인버터(102)의 출력이 연결되고, 엔모스 트랜지스터(108)의 게이트에는 제2 인버터(104)의 출력이 연결된다.
도 1b를 참조하면, 제1 구동 신호(DOP)의 로직 하이 펄스 구간(A) 내에 제2 구동 신호(DON)의 로직 하이 펄스 구간(B)이 나타난다. T1 시간과 T2 시간 동안에, 출력 드라이버(100)의 피모스 트랜지스터(106)와 엔모스 트랜지스터(108)가 턴온되어 전원 전압(VDDQ)에서 접지 전압(VSSQ)으로 단락 전류가 흐른다. 그리고, T3 시간과 T4 시간 동안에도, 출력 드라이버(100)의 피모스 트랜지스터(106)와 엔모스 트랜지스터(108)가 턴온되어 전원 전압(VDDQ)에서 접지 전압(VSSQ)으로 단락 전류가 흐른다.
이러한 단락 전류는 메모리 시스템의 성능을 방해하는 요소로 작용하기 때문에, 단락 전류를 제어할 수 있는 출력 드라이버의 존재가 요구된다.
본 발명의 목적은 단락 전류를 제어하는 출력 드라이버를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 출력 드라이버는, 제어 신호에 응답하여 제1 및 제2 구동 신호를 입력하고 출력 신호를 출력하는 구동부와, 테스트 모드 시 구동부와 동일한 구동부 복사부를 이용하여 제1 및 제2 구동 신호에 의해 발생되는 구동부 복사부의 출력 복사 신호와 기준 전압을 비교하여 제1 및 제2 구동 신호의 지연을 제어하는 제어 신호를 발생하는 구동부 제어부를 포함한다.
본 발명의 다른 면에 따른 출력 드라이버는, 제어 신호에 응답하여 제1 및 제2 구동 신호를 입력하고 제1 및 제2 구동 신호에 응답하여 출력 신호를 출력하는 구동부와, 제어 신호에 응답하여 제1 및 제2 구동 신호를 입력하고 제1 및 제2 구동 신호에 응답하여 출력 복사 신호와 접지 복사 신호를 출력하는 구동부 복사부와, 출력 복사 신호로 전원 전압을 공급하는 복사부 프리차아지부와, 접지 복사 신호로 접지 전압을 공급하는 복사부 인에이블부와, 전원 전압으로부터 기준 전압을 발생하는 기준 전압 발생부와, 그리고 출력 복사 신호와 기준 전압을 비교하여 제어 신호를 발생하는 비교부를 포함한다.
본 발명의 또다른 면에 따른 출력 드라이버는, 제어 신호에 응답하여 상기 제어 신호를 제1 스위칭 단자 또는 제2 스위칭 단자로 전달하는 스위칭부와, 제1 또는 제2 스위칭 단자로 전달되는 제어 신호에 응답하여 제1 또는 제2 구동 신호를 입력하여 출력 신호를 출력하는 구동부와, 제1 또는 제2 스위칭 단자로 전달되는 제어 신호에 응답하여 제1 및 제2 구동 신호를 입력하고 출력 복사 신호와 접지 복 사 신호를 출력하는 구동부 복사부와, 출력 복사 신호로 전원 전압을 공급하는 복사부 프리차아지부와, 접지 복사 신호로 접지 전압을 공급하는 복사부 인에이블부와, 전원 전압으로부터 기준 전압을 발생하는 기준 전압 발생부와, 그리고 출력 복사 신호와 기준 전압을 비교하여 제어 신호를 발생하는 비교부를 포함한다.
본 발명의 더욱 다른 면에 따른 출력 드라이버는, 다수개의 카운터 비트 신호들에 응답하여 제1 또는 제2 구동 신호를 입력하고 출력 신호를 출력하는 구동부와, 카운터 비트 신호들에 응답하여 제1 및 제2 구동 신호를 입력하고 출력 복사 신호와 접지 복사 신호를 출력하는 구동부 복사부와, 출력 복사 신호로 전원 전압을 공급하는 복사부 프리차아지부와, 접지 복사 신호로 접지 전압을 공급하는 복사부 인에이블부와, 전원 전압으로부터 기준 전압을 발생하는 기준 전압 발생부와, 출력 복사 신호와 기준 전압을 비교하여 제어 신호를 발생하는 비교부와, 그리고 제어 신호에 응답하여 업 또는 다운 카운트되는 카운터 비트 신호들을 발생하는 카운터를 포함한다.
본 발명의 더욱더 다른 면에 따른 출력 버퍼는, 제어 신호에 응답하여 다수개의 카운터 비트 신호들 제1 스위칭 단자들 또는 제2 스위칭 단자들로 전달하는 스위칭부와, 제1 또는 제2 스위칭 단자들로 전달되는 카운터 비트 신호들에 응답하여 제1 또는 제2 구동 신호를 입력하고 출력 신호를 출력하는 구동부와, 제1 또는 제2 스위칭 단자들로 전달되는 카운터 비트 신호들에 응답하여 제1 및 제2 구동 신호를 입력하고 출력 복사 신호와 접지 복사 신호를 출력하는 구동부 복사부와, 출력 복사 신호로 전원 전압을 공급하는 복사부 프리차아지부와, 접지 복사 신호로 접지 전압을 공급하는 복사부 인에이블부와, 전원 전압으로부터 기준 전압을 발생하는 기준 전압 발생부와, 출력 복사 신호와 기준 전압을 비교하여 제어 신호를 발생하는 비교부와, 그리고 제어 신호에 응답하여 업 또는 다운 카운트되는 카운터 비트 신호들을 발생하는 카운터를 포함한다.
따라서, 본 발명의 출력 드라이버는, 구동부와 동일한 구조의 구동부 복사부를 설계하여, 구동부 복사부의 단락 전류를 테스트하여 발생되는 제어 신호 또는 카운터 비트 신호들을 이용하여, 구동부의 단락 전류 발생을 방지한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 제1 실시예에 따른 출력 드라이버를 설명하는 도면이다. 도 2를 참조하면, 출력 드라이버(200)는 구동부(210)와 구동 제어부(220)를 포함한다.
구동부(210)는 제1 구동 신호(DOP)와 제2 구동 신호(DON)에 응답하여 출력 신호(OUT)를 발생한다. 구동부(210)는, 제1 구동 신호(DOP)를 입력하는 제1 인버터(211), 제2 구동 신호(DON)를 입력하는 제2 인버터(212), 전원 전압(VDDQ)과 접지 전압(VSSQ) 사이에 직렬 연결되는 피모스 트랜지스터(213)와 엔모스 트랜지스터 (214), 그리고 제1 및 제2 지연 제어부(215, 216)를 포함한다. 피모스 트랜지스터의 게이트에는 제1 인버터(211)의 출력이 연결되고, 엔모스 트랜지스터(214)의 게이트에는 제2 인버터(212)의 출력이 연결된다. 제1 및 제2 지연 제어부(215)는 구동 제어부(220)에서 발생되는 제어 신호(CTRL)에 응답하여 제1 및 제2 구동 신호들(DOP, DON)을 지연시킨다. 제1 및 제2 지연 제어부들(215, 216)은 서로 다른 지연 시간을 갖는 지연 소자들로 구성될 수 있다.
구동 제어부(220)는 구동부 복사부(230), 복사부 프리차아지부(240), 복사부 인에이블부(250), 차아지 충전부(260), 기준 전압 발생부(270) 그리고 비교부(280)를 포함한다.
구동부 복사부(230)는 구동부(210)와 동일한 구성을 갖는다. 구동부 복사부(230)는 제1 인버터(231), 제2 인버터(232), 피모스 트랜지스터(233), 엔모스 트랜지스터(234), 제1 지연 제어부(235) 그리고 제2 지연 제어부(236)를 포함한다.
복사부 프리차아지부(240)는 프리차아지 신호(PRE)에 응답하여 출력 복사 신호(OUT_R)를 전원 전압(VDDQ)으로 프리차아지시킨다. 복사부 프리차아지부(240)는, 전원 전압(VDDQ)과 출력 복사 신호(OUT_R) 사이에 연결되고 프리차아지 신호(PRE)에 그 게이트가 연결되는 피모스 트랜지스터(241)로 구성된다.
차아지 충전부(250)는 출력 복사 신호(OUT_R)와 접지 전압(VSS) 사이에 연결되는 커패시터(251)로 구성된다. 차아지 충전부(250)는 피모스 트랜지스터(241)를 통하여 공급되는 차아지를 충전하여 전원 전압(VDDQ) 레벨의 출력 복사 신호(OUT_R)를 유지한다.
복사부 인에이블부(260)는 접지 복사 신호(NA)와 접지 전압(VSS) 사이에 직렬 연결되고, 인에이블 신호(EN)에 그 게이트가 연결되는 엔모스 트랜지스터(261)로 구성된다. 턴온되는 엔모스 트랜지스터(261)에 의해, 접지 복사 신호(NA)는 접지 전압(VSS) 레벨이 된다. 복사부 프리차아지부(240)의 피모스 트랜지스터(241)와 복사부 인에이블부(260)의 엔모스 트랜지스터(261)가 턴온되면, 구동부 복사부(230)는 구동부(210)와 동일한 상태가 된다.
기준 전압 발생부(270)는 전원 전압(VDDQ)과 접지 전압(VSS) 사이에 직렬 연결되는 제1 및 제2 저항들(271, 272)과 엔모스 트랜지스터(273)를 포함한다. 제1 저항(271)과 제2 저항(272) 사이의 노드는 기준 전압(VREF)으로 발생된다.
비교부(280)는 출력 복사 신호(OUT_R)와 기준 전압(VREF)을 비교하여 제어 신호(CTRL)를 발생한다. 제어 신호(CTRL)는 구동부(210) 내 제1 및 제2 지연 제어부(215, 216)로 제공된다.
이러한 출력 드라이버(200)의 동작은 다음과 같이 이루어진다.
초기에, 제1 및 제2 구동 제어 신호들(DOP, DON)에 응답하여 구동부(210)의 출력 신호(OUT)가 발생된다. 프리차아지 신호(PRE)와 인에이블 신호(EN)에 응답하여, 출력 복사 신호(OUT_R)는 전원 전압(VDDQ) 레벨이 되고, 접지 복사 신호(NA)는 접지 전압(VSS) 레벨이 되어, 구동부 복사부(230)는 구동부(210)와 동일한 조건으로 동작된다. 그리고, 기준 전압 발생부(270)는 인에이블 신호(EN)에 응답하여 기준 전압(VREF)을 발생한다.
여기에서, 제1 및 제2 구동 제어 신호들(DOP, DON)에 의해 구동부(210)의 피 모스 트랜지스터(213)와 엔모스 트랜지스터(214)가 턴온되어, 도 1a와 같이, 단락 전류가 발생되는 경우, 구동부 복사부(230)에도 동일하게 단락 전류가 흐르게 된다. 이에 따라, 출력 복사 신호(OUT_R)의 전압 레벨이 하강하게 된다.
비교부(280)는 하강되는 출력 복사 신호(OUT_R)의 전압 레벨과 기준 전압(VREF) 레벨과 비교하여 제어 신호(CTRL)를 발생한다. 출력 복사 신호(OUT_R)의 전압 레벨이 기준 전압(VREF) 레벨 보다 낮으면, 제어 신호(CTRL)는 로직 로우로 발생된다. 로직 로우의 제어 신호(CTRL)는 제1 및 제2 지연 제어부(215, 216)로 제공되어 제1 및 제2 구동 신호(DOP, DON)을 지연시킨다. 이 때, 제1 및 제2 지연 제어부들(215, 216)은 서로 다른 지연 시간을 갖는 지연 소자들로 구성되므로, 제1 및 제2 구동 신호들(DOP, DON) 각각은 서로 다른 시간으로 지연된다.
그리고, 제어 신호(CTRL)는 구동부 복사부(230)의 제1 및 제2 지연 제어부들(235, 236)로도 제공된다. 구동부 복사부(230)는, 제어 신호(CTRL)에 응답하여 제1 및 제2 구동 신호들(DOP, DON)을 지연시키고, 피모스 트랜지스터(233)와 엔모스 트랜지스터(234)를 구동하여 출력 복사 신호(OUT_R)를 발생한다. 구동부 복사부(230)에서 단락 전류가 발생하지 않으면, 출력 복사 신호(OUT_R)는 전원 전압(VDDQ) 레벨이 된다. 비교부(280)는 전원 전압(VDDQ) 레벨의 출력 복사 신호(OUT_R)와 기준 전압(VREF) 레벨을 비교하여 로직 하이의 제어 신호(CTRL)를 발생한다.
이에 따라, 로직 하이의 제어 신호(CTRL)는 제1 및 제2 지연 제어부(215, 216)로 제공되어 제1 및 제2 구동 신호(DOP, DON)의 지연을 중단한다. 이에 따라, 구동부(210) 및 구동부 복사부(230)는 단락 전류가 흐르지 않게 된다.
도 3은 본 발명의 제2 실시예에 따른 출력 드라이버를 설명하는 도면이다. 도 3을 참조하면, 출력 드라이버(300)는, 도 2의 출력 드라이버(200)와 비교하여, 제어 신호(CTRL)가 스위칭부들(310, 320)를 통하여 구동부(210)의 제1 및 제2 지연 제어부(215, 216)와 구동부 복사부(230)의 제1 및 제2 지연 제어부(215, 216)로 제공된다는 점에서 차이가 있다. 도 2의 참조 부호와 동일한 나머지 구성 요소들은 그 구성 및 기능이 동일하므로, 설명의 중복을 피하기 위하여 구체적인 설명이 생략된다.
제1 및 제2 지연 제어부(215, 216)는, 설명된 도 2와 같이, 서로 다른 지연 시간을 갖는 지연 소자들로 구성될 수도 있고, 동일한 지연 시간을 갖는 지연 소자들로 구성될 수도 있다.
스위칭부들(310, 320)은, 예컨대, 제어 신호(CTRL)가 로직 하이이면 제1 지연 제어부들(215, 235)로 제공되고, 제어 신호(CTRL)가 로직 로우이면 제2 지연 제어부들(216, 236)로 제공된다. 제1 및 제2 지연 제어부들(215, 216, 315, 316)은 제어 신호(CTRL)에 응답하여 제1 및 제2 구동 신호들(DOP, DON)을 선택적으로 지연시킨다.
도 4는 본 발명의 제3 실시예에 따른 출력 드라이버를 설명하는 도면이다. 도 4를 참조하면, 출력 드라이버(400)는, 도 2의 출력 드라이버(200)와 비교하여, 제어 신호(CTRL)가 카운터(410)로 입력된 후 다수개의 비트 제어 신호들(A0-An, n=자연수)로 발생된다는 점에서 차이가 있다. 그리고, 다수개의 비트 제어 신호(A0-An)에 의해 제1 및 제2 구동 신호들(DOP, DON)의 지연을 제어하는 제1 및 제2 지연 제어부들(415, 416, 435, 436)이 도 5a 또는 도 5b와 같이 구성된다는 점에서 차이가 있다. 나머지 구성 요소들은 도 2와 동일하다.
도 5a에서, 제1 또는 제2 지연 제어부들(415, 416, 435, 436)은, 비트 제어 신호들(A0-An) 각각과 제1 또는 제2 구동 신호(DOP, DON) 사이에 연결되는 피모스 트랜지스터로 구현된 커패시터들(501, 502, 503, 504)로 구성된다. 도 5b에서, 제1 또는 제2 지연 제어부들(415, 416, 435, 436)은, 비트 제어 신호들(A0-An) 각각과 제1 또는 제2 구동 신호(DOP, DON) 사이에 연결되는 엔모스 트랜지스터로 구현된 커패시터들(511, 512, 513, 514)로 구성된다. 로직 로우의 비트 제어 신호(A0-An)와 연결되는 커패시터들(501, 502, 503, 504, 511, 512, 513, 514)은 제1 또는 제2 구동 신호(DOP, DON)를 지연시키는 작용을 한다.
도 4로 돌아가서, 카운터(410)는 비교부(270)에서 발생되는 제어 신호(CTRL)에 응답하여 비트 제어 신호들(A0-An)을 발생하는 데, 로직 로우의 제어 신호(CTRL)에 의해 다운 카운팅이 이루어지고, 로직 하이의 제어 신호(CTRL)에 의해 업 카운팅이 이루어진다. 이것은 도 2에서 설명된 로직 로우의 제어 신호(CTRL)에 의해 제1 및 제2 구동 신호들(DOP, DON)을 지연시키는 동작과 잘 부합한다.
도 6은 본 발명의 제4 실시예에 따른 출력 드라이버를 설명하는 도면이다. 도 6을 참조하면, 출력 드라이버(600)는, 도 4의 출력 드라이버(400)와 비교하여, 카운터(410)에서 발생되는 카운터 비트 신호들(A0-An)이 스위칭부들(610, 620)을 통하여 구동부(210)의 제1 및 제2 지연 제어부들(415, 416)과 구동부 복사부(230)의 제1 및 제2 지연 제어부들(435, 436)로 제공된다. 스위칭부들(310, 320)은, 예 컨대, 제어 신호(CTRL)가 로직 하이이면 카운터 비트 신호들(A0-An)을 제1 지연 제어부들(415, 435)로 제공하고, 제어 신호(CTRL)가 로직 로우이면 카운터 비트 신호들(A0-An)을 제2 지연 제어부들(416, 436)로 제공한다. 제1 및 제2 지연 제어부들(415, 416, 415, 416)은 제어 신호(CTRL)와 카운터 비트 신호들(A0-An)에 응답하여 제1 또는 제2 구동 신호들(DOP, DON)을 선택적으로 지연시킨다.
본 발명의 실시예들에서 설명된 구동 제어부들(220)는 테스트 모드에서만 동작한다. 이는 출력 드라이버들(200, 300, 400, 600)에 단락 전류가 생기지 않도록 제1 및 제2 구동 신호들(DOP, DON)의 지연을 미리 제어하기 위함이다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 출력 드라이버는, 구동부와 동일한 구조의 구동부 복사부를 설계하여, 구동부 복사부의 단락 전류를 테스트하여 발생되는 제어 신호 또는 카운터 비트 신호들을 이용하여, 구동부의 단락 전류 발생을 방지한다.

Claims (30)

  1. 제어 신호에 응답하여 제1 및 제2 구동 신호들을 입력하고 출력 신호를 출력하는 구동부; 및
    테스트 모드 시, 상기 구동부와 동일한 구동부 복사부를 이용하여, 상기 제1 및 제2 구동 신호에 의해 발생되는 상기 구동부 복사부의 출력 복사 신호와 기준 전압을 비교하여 상기 제1 및 제2 구동 신호의 지연을 제어하는 상기 제어 신호를 발생하는 구동부 제어부를 구비하는 것을 특징으로 하는 출력 드라이버.
  2. 제1항에 있어서, 상기 구동부는
    상기 제1 구동 신호를 입력하는 제1 인버터;
    상기 제2 구동 신호를 입력하는 제2 인버터;
    전원 전압이 그 소스에 연결되고, 상기 제1 인버터의 출력이 그 게이트에 연결되고, 상기 출력 신호가 그 드레인에 연결되는 피모스 트랜지스터;
    접지 전압이 그 소스에 연결되고, 상기 제2 인버터의 출력이 그 게이트에 연결되고, 상기 출력 신호가 그 드레인에 연결되는 엔모스 트랜지스터;
    상기 제어 신호에 응답하여 상기 제1 구동 신호를 지연시키는 제1 지연 제어부; 및
    상기 제어 신호에 응답하여 상기 제2 구동 신호를 지연시키는 제2 지연 제어부를 구비하는 것을 특징으로 하는 출력 드라이버.
  3. 제1항에 있어서, 상기 구동부 제어부는
    상기 제어 신호에 응답하여 상기 제1 및 제2 구동 신호를 입력하고, 상기 제1 및 제2 구동 신호에 응답하여 출력 복사 신호를 발생하는 상기 구동부 복사부;
    상기 전원 전압으로부터 기준 전압을 발생하는 기준 전압 발생부; 및
    상기 출력 복사 신호와 상기 기준 전압을 비교하여 상기 제어 신호를 발생하는 비교부를 구비하는 것을 특징으로 하는 출력 드라이버.
  4. 제3항에 있어서, 상기 구동부 복사부는
    상기 제1 구동 신호를 입력하는 제1 인버터;
    상기 제2 구동 신호를 입력하는 제2 인버터;
    상기 출력 복사 신호가 그 소스에 연결되고, 상기 제1 인버터의 출력이 그 게이트에 연결되는 피모스 트랜지스터;
    접지 전압이 그 소스에 연결되고, 상기 제2 인버터의 출력이 그 게이트에 연결되고, 상기 피모스 트랜지스터의 드레인이 그 드레인에 연결되는 엔모스 트랜지스터;
    상기 제어 신호에 응답하여 상기 제1 구동 신호를 지연시키는 제1 지연 제어부; 및
    상기 제어 신호에 응답하여 상기 제2 구동 신호를 지연시키는 제2 지연 제어부를 구비하는 것을 특징으로 하는 출력 드라이버.
  5. 제3항에 있어서, 기준 전압 발생부는
    상기 전원 전압과 상기 기준 전압 사이에 연결되는 제1 저항;
    상기 제1 저항에 그 일단이 연결되는 제2 저항; 및
    상기 제2 저항의 다른 일단이 드레인에 연결되고, 상기 접지 전압이 그 소스에 연결되고, 인에이블 신호가 그 게이트에 연결되는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 출력 드라이버.
  6. 제어 신호에 응답하여 제1 및 제2 구동 신호를 입력하고, 상기 제1 및 제2 구동 신호에 응답하여 출력 신호를 출력하는 구동부;
    상기 제어 신호에 응답하여 상기 제1 및 제2 구동 신호를 입력하고, 상기 제1 및 제2 구동 신호에 응답하여 출력 복사 신호와 접지 복사 신호를 출력하는 구동부 복사부;
    상기 출력 복사 신호로 전원 전압을 공급하는 복사부 프리차아지부;
    상기 접지 복사 신호로 접지 전압을 공급하는 복사부 인에이블부;
    상기 전원 전압으로부터 기준 전압을 발생하는 기준 전압 발생부; 및
    상기 출력 복사 신호와 상기 기준 전압을 비교하여 상기 제어 신호를 발생하는 비교부를 구비하는 것을 특징으로 하는 출력 드라이버.
  7. 제6항에 있어서, 상기 구동부는
    상기 제1 구동 신호를 입력하는 제1 인버터;
    상기 제2 구동 신호를 입력하는 제2 인버터;
    상기 전원 전압이 그 소스에 연결되고, 상기 제1 인버터의 출력이 그 게이트에 연결되고, 상기 출력 신호가 그 드레인에 연결되는 피모스 트랜지스터;
    상기 접지 전압이 그 소스에 연결되고, 상기 제2 인버터의 출력이 그 게이트에 연결되고, 상기 출력 신호가 그 드레인에 연결되는 엔모스 트랜지스터;
    상기 제어 신호에 응답하여 상기 제1 구동 신호를 지연시키는 제1 지연 제어부; 및
    상기 제어 신호에 응답하여 상기 제2 구동 신호를 지연시키는 제2 지연 제어부를 구비하는 것을 특징으로 하는 출력 드라이버.
  8. 제7항에 있어서, 상기 제1 및 제2 지연 제어부 각각은
    서로 다른 지연 시간들을 갖는 지연 소자들로 구성되는 것을 특징으로 하는 출력 드라이버.
  9. 제6항에 있어서, 상기 구동부 복사부는
    상기 제1 구동 신호를 입력하는 제1 인버터;
    상기 제2 구동 신호를 입력하는 제2 인버터;
    상기 출력 복사 신호가 그 소스에 연결되고, 상기 제1 인버터의 출력이 그 게이트에 연결되는 피모스 트랜지스터;
    상기 접지 복사 신호가 그 소스에 연결되고, 상기 제2 인버터의 출력이 그 게이트에 연결되고, 상기 피모스 트랜지스터의 드레인이 그 드레인에 연결되는 엔모스 트랜지스터;
    상기 제어 신호에 응답하여 상기 제1 구동 신호를 지연시키는 제1 지연 제어부; 및
    상기 제어 신호에 응답하여 상기 제2 구동 신호를 지연시키는 제2 지연 제어부를 구비하는 것을 특징으로 하는 출력 드라이버.
  10. 제9항에 있어서, 상기 제1 및 제2 지연 제어부 각각은
    서로 다른 지연 시간들을 갖는 지연 소자들로 구성되는 것을 특징으로 하는 출력 드라이버.
  11. 제6항에 있어서, 상기 복사부 프리차아지부는
    상기 전원 전압과 상기 출력 복사 신호 사이에 연결되고, 프리차아지 신호가 그 게이트에 연결되는 피모스 트랜지스터로 구성되는 것을 특징으로 하는 출력 드라이버.
  12. 제6항에 있어서, 상기 복사부 인에이블부는
    상기 접지 복사 신호와 상기 접지 전압 사이에 연결되고, 인에이블 신호가 그 게이트에 연결되는 엔모스 트랜지스터로 구성되는 것을 특징으로 하는 출력 드 라이버.
  13. 제6항에 있어서, 기준 전압 발생부는
    상기 전원 전압과 상기 기준 전압 사이에 연결되는 제1 저항;
    상기 제1 저항에 그 일단이 연결되는 제2 저항; 및
    상기 제2 저항의 다른 일단이 드레인에 연결되고, 상기 접지 전압이 그 소스에 연결되고, 인에이블 신호가 그 게이트에 연결되는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 출력 드라이버.
  14. 제어 신호에 응답하여 상기 제어 신호를 제1 스위칭 단자 또는 제2 스위칭 단자로 전달하는 스위칭부;
    상기 제1 또는 제2 스위칭 단자로 전달되는 상기 제어 신호에 응답하여 제1 또는 제2 구동 신호를 입력하여 출력 신호를 출력하는 구동부;
    상기 제1 또는 제2 스위칭 단자로 전달되는 상기 제어 신호에 응답하여 상기 제1 및 제2 구동 신호를 입력하고 출력 복사 신호와 접지 복사 신호를 출력하는 구동부 복사부;
    상기 출력 복사 신호로 전원 전압을 공급하는 복사부 프리차아지부;
    상기 접지 복사 신호로 접지 전압을 공급하는 복사부 인에이블부;
    상기 전원 전압으로부터 기준 전압을 발생하는 기준 전압 발생부; 및
    상기 출력 복사 신호와 상기 기준 전압을 비교하여 상기 제어 신호를 발생하는 비교부를 구비하는 것을 특징으로 하는 출력 드라이버.
  15. 제14항에 있어서, 상기 구동부는
    상기 제1 구동 신호를 입력하는 제1 인버터;
    상기 제2 구동 신호를 입력하는 제2 인버터;
    상기 전원 전압이 그 소스에 연결되고, 상기 제1 인버터의 출력이 그 게이트에 연결되고, 상기 출력 신호가 그 드레인에 연결되는 피모스 트랜지스터;
    상기 접지 전압이 그 소스에 연결되고, 상기 제2 인버터의 출력이 그 게이트에 연결되고, 상기 출력 신호가 그 드레인에 연결되는 엔모스 트랜지스터;
    상기 제1 스위칭 단자로 전달되는 상기 제어 신호에 응답하여 상기 제1 구동 신호를 지연시키는 제1 지연 제어부; 및
    상기 제2 스위칭 단자로 전달되는 상기 제어 신호에 응답하여 상기 제2 구동 신호를 지연시키는 제2 지연 제어부를 구비하는 것을 특징으로 하는 출력 드라이버.
  16. 제15항에 있어서, 상기 제1 및 제2 지연 제어부 각각은
    서로 같은 지연 시간들을 갖는 지연 소자들로 구성되는 것을 특징으로 하는 출력 드라이버.
  17. 제15항에 있어서, 상기 제1 및 제2 지연 제어부 각각은
    서로 다른 지연 시간들을 갖는 지연 소자들로 구성되는 것을 특징으로 하는 출력 드라이버.
  18. 제13항에 있어서, 상기 구동부 복사부는
    상기 제1 구동 신호를 입력하는 제1 인버터;
    상기 제2 구동 신호를 입력하는 제2 인버터;
    상기 출력 복사 신호가 그 소스에 연결되고, 상기 제1 인버터의 출력이 그 게이트에 연결되는 피모스 트랜지스터;
    상기 접지 복사 신호가 그 소스에 연결되고, 상기 제2 인버터의 출력이 그 게이트에 연결되고, 상기 피모스 트랜지스터의 드레인이 그 드레인에 연결되는 엔모스 트랜지스터;
    상기 제1 스위칭 단자로 전달되는 상기 제어 신호에 응답하여 상기 제1 구동 신호를 지연시키는 제1 지연 제어부; 및
    상기 제1 스위칭 단자로 전달되는 상기 제어 신호에 응답하여 상기 제2 구동 신호를 지연시키는 제2 지연 제어부를 구비하는 것을 특징으로 하는 출력 드라이버.
  19. 제18항에 있어서, 상기 제1 및 제2 지연 제어부 각각은
    서로 같은 지연 시간들을 갖는 지연 소자들로 구성되는 것을 특징으로 하는 출력 드라이버.
  20. 제18항에 있어서, 상기 제1 및 제2 지연 제어부 각각은
    서로 다른 지연 시간들을 갖는 지연 소자들로 구성되는 것을 특징으로 하는 출력 드라이버.
  21. 다수개의 카운터 비트 신호들에 응답하여 제1 또는 제2 구동 신호를 입력하고 출력 신호를 출력하는 구동부;
    상기 카운터 비트 신호들에 응답하여 상기 제1 및 제2 구동 신호를 입력하고 출력 복사 신호와 접지 복사 신호를 출력하는 구동부 복사부;
    상기 출력 복사 신호로 전원 전압을 공급하는 복사부 프리차아지부;
    상기 접지 복사 신호로 접지 전압을 공급하는 복사부 인에이블부;
    상기 전원 전압으로부터 기준 전압을 발생하는 기준 전압 발생부;
    상기 출력 복사 신호와 상기 기준 전압을 비교하여 제어 신호를 발생하는 비교부; 및
    상기 제어 신호에 응답하여 업 또는 다운 카운트되는 상기 카운터 비트 신호들을 발생하는 카운터를 구비하는 것을 특징으로 하는 출력 드라이버.
  22. 제21항에 있어서, 상기 구동부는
    상기 제1 구동 신호를 입력하는 제1 인버터;
    상기 제2 구동 신호를 입력하는 제2 인버터;
    상기 전원 전압이 그 소스에 연결되고, 상기 제1 인버터의 출력이 그 게이트에 연결되고, 상기 출력 신호가 그 드레인에 연결되는 피모스 트랜지스터;
    상기 접지 전압이 그 소스에 연결되고, 상기 제2 인버터의 출력이 그 게이트에 연결되고, 상기 출력 신호가 그 드레인에 연결되는 엔모스 트랜지스터;
    상기 카운터 비트 신호들에 응답하여 상기 제1 구동 신호를 지연시키는 제1 지연 제어부; 및
    상기 카운터 비트 신호들에 응답하여 상기 제2 구동 신호를 지연시키는 제2 지연 제어부를 구비하는 것을 특징으로 하는 출력 드라이버.
  23. 제22항에 있어서, 상기 제1 및 제2 지연 제어부 각각은
    상기 카운터 비트 신호들 각각과 상기 제1 또는 제2 구동 신호 사이에 연결되는 트랜지스터로 구현된 커패시터들로 구성되는 것을 특징으로 하는 출력 드라이버.
  24. 제21항에 있어서, 상기 구동부 복사부는
    상기 제1 구동 신호를 입력하는 제1 인버터;
    상기 제2 구동 신호를 입력하는 제2 인버터;
    상기 출력 복사 신호가 그 소스에 연결되고, 상기 제1 인버터의 출력이 그 게이트에 연결되는 피모스 트랜지스터;
    상기 접지 복사 신호가 그 소스에 연결되고, 상기 제2 인버터의 출력이 그 게이트에 연결되고, 상기 피모스 트랜지스터의 드레인이 그 드레인에 연결되는 엔모스 트랜지스터;
    상기 카운터 비트 신호들에 응답하여 상기 제1 구동 신호를 지연시키는 제1 지연 제어부; 및
    상기 카운터 비트 신호들에 응답하여 상기 제2 구동 신호를 지연시키는 제2 지연 제어부를 구비하는 것을 특징으로 하는 출력 드라이버.
  25. 제24항에 있어서, 상기 제1 및 제2 지연 제어부 각각은
    상기 카운터 비트 신호들 각각과 상기 제1 또는 제2 구동 신호 사이에 연결되는 트랜지스터로 구현된 커패시터들로 구성되는 것을 특징으로 하는 출력 드라이버.
  26. 제어 신호에 응답하여 다수개의 카운터 비트 신호들 제1 스위칭 단자들 또는 제2 스위칭 단자들로 전달하는 스위칭부;
    상기 제1 또는 제2 스위칭 단자들로 전달되는 상기 카운터 비트 신호들에 응답하여 제1 또는 제2 구동 신호를 입력하고 출력 신호를 출력하는 구동부;
    상기 제1 또는 제2 스위칭 단자들로 전달되는 상기 카운터 비트 신호들에 응답하여 상기 제1 및 제2 구동 신호를 입력하고 출력 복사 신호와 접지 복사 신호를 출력하는 구동부 복사부;
    상기 출력 복사 신호로 전원 전압을 공급하는 복사부 프리차아지부;
    상기 접지 복사 신호로 접지 전압을 공급하는 복사부 인에이블부;
    상기 전원 전압으로부터 기준 전압을 발생하는 기준 전압 발생부;
    상기 출력 복사 신호와 상기 기준 전압을 비교하여 상기 제어 신호를 발생하는 비교부; 및
    상기 제어 신호에 응답하여 업 또는 다운 카운트되는 상기 카운터 비트 신호들을 발생하는 카운터를 구비하는 것을 특징으로 하는 출력 드라이버.
  27. 제26항에 있어서, 상기 구동부는
    상기 제1 구동 신호를 입력하는 제1 인버터;
    상기 제2 구동 신호를 입력하는 제2 인버터;
    상기 전원 전압이 그 소스에 연결되고, 상기 제1 인버터의 출력이 그 게이트에 연결되고, 상기 출력 신호가 그 드레인에 연결되는 피모스 트랜지스터;
    상기 접지 전압이 그 소스에 연결되고, 상기 제2 인버터의 출력이 그 게이트에 연결되고, 상기 출력 신호가 그 드레인에 연결되는 엔모스 트랜지스터;
    상기 카운터 비트 신호들에 응답하여 상기 제1 구동 신호를 지연시키는 제1 지연 제어부; 및
    상기 카운터 비트 신호들에 응답하여 상기 제2 구동 신호를 지연시키는 제2 지연 제어부를 구비하는 것을 특징으로 하는 출력 드라이버.
  28. 제27항에 있어서, 상기 제1 및 제2 지연 제어부 각각은
    상기 카운터 비트 신호들 각각과 상기 제1 또는 제2 구동 신호 사이에 연결되는 트랜지스터로 구현된 커패시터들로 구성되는 것을 특징으로 하는 출력 드라이버.
  29. 제26항에 있어서, 상기 구동부 복사부는
    상기 제1 구동 신호를 입력하는 제1 인버터;
    상기 제2 구동 신호를 입력하는 제2 인버터;
    상기 출력 복사 신호가 그 소스에 연결되고, 상기 제1 인버터의 출력이 그 게이트에 연결되는 피모스 트랜지스터;
    상기 접지 복사 신호가 그 소스에 연결되고, 상기 제2 인버터의 출력이 그 게이트에 연결되고, 상기 피모스 트랜지스터의 드레인이 그 드레인에 연결되는 엔모스 트랜지스터;
    상기 카운터 비트 신호들에 응답하여 상기 제1 구동 신호를 지연시키는 제1 지연 제어부; 및
    상기 카운터 비트 신호들에 응답하여 상기 제2 구동 신호를 지연시키는 제2 지연 제어부를 구비하는 것을 특징으로 하는 출력 드라이버.
  30. 제29항에 있어서, 상기 제1 및 제2 지연 제어부 각각은
    상기 카운터 비트 신호들 각각과 상기 제1 또는 제2 구동 신호 사이에 연결되는 트랜지스터로 구현된 커패시터들로 구성되는 것을 특징으로 하는 출력 드라이버.
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