KR100709463B1 - 나노 튜브 셀을 이용한 메모리 장치 - Google Patents

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Abstract

본 발명은 나노 튜브 셀을 이용한 메모리 장치에 관한 것으로, 메인 비트라인과 서브 비트라인을 구비하는 계층적 비트라인 구조에 있어서 복수개의 나노 튜브 서브 셀 어레이를 크로스 포인트 셀 어레이로 구현함으로써 전체적인 메모리의 사이즈를 줄일 수 있도록 하는 기술을 개시한다. 이러한 본 발명은, 메인 비트라인과 서브 비트라인을 구비하는 계층적 비트라인 구조에 있어서, 별도의 게이트 제어 신호가 불필요한 PNPN 나노 튜브 스위치와 캐패시터 소자로 이루어진 나노 튜브 셀 어레이를 워드라인과 서브 비트라인 사이에 배치하여 크로스 포인트 셀 어레이를 구현함으로써 전체적인 칩 사이즈를 줄일 수 있도록 한다.

Description

나노 튜브 셀을 이용한 메모리 장치{Memory device using nano tube cell}
도 1은 본 발명에 따른 단위 나노 튜브 셀의 구성도.
도 2는 본 발명에 따른 나노 튜브 셀의 단면도.
도 3은 도 1의 PNPN 나노 튜브 스위치에 관한 평면도.
도 4는 본 발명에 따른 나노 튜브 셀의 평면도.
도 5는 도 1의 다층 나노 튜브 셀의 동작을 설명하기 위한 도면.
도 6은 본 발명에 따른 나노 튜브 셀을 이용한 메모리 장치의 구성도.
도 7은 도 6의 나노 튜브 서브 셀 어레이에 관한 상세 회로도.
도 8은 도 6의 센스앰프에 관한 상세 회로도.
도 9는 본 발명에 따른 나노 튜브 셀을 이용한 메모리 장치의 라이트 모드시 동작 타이밍도.
도 10은 본 발명에 따른 나노 튜브 셀을 이용한 메모리 장치의 리드 모드시 동작 타이밍도.
본 발명은 나노 튜브 셀을 이용한 메모리 장치에 관한 것으로, 메인 비트라 인과 서브 비트라인을 구비하는 계층적 비트라인 구조에 있어서 복수개의 나노 튜브 서브 셀 어레이를 크로스 포인트 셀로 구현함으로써 전체적인 메모리의 사이즈를 줄일 수 있도록 하는 기술이다.
일반적인 디램 셀은 워드라인의 상태에 따라 스위칭 동작하여 비트라인과 캐패시터 소자를 연결시키는 하나의 트랜지스터 소자와, 트랜지스터 소자의 일단과 플레이트라인 사이에 연결된 하나의 캐패시터 소자를 구비하여 이루어진다.
여기서, 종래의 디램 셀의 스위칭 소자는 게이트 제어 신호에 의해 스위칭 동작이 제어되는 NMOS트랜지스터를 주로 사용한다. 그런데, 이러한 NMOS트랜지스터를 스위칭 소자로 사용하여 셀 어레이를 구현할 경우 전체적인 칩 사이즈가 증가하게 되는 문제점이 있다.
한편, 디램 셀의 리프레쉬 특성은 NMOS트랜지스터의 누설 전류 특성에 의해 결정된다. 그런데, NMOS트랜지스터의 채널 길이가 나노미터(10억 분의 1) 스케일(Scale)로 작아지게 되면 NMOS트랜지스터의 서브 문턱전압(Sub Vt)의 전류특성에 의해 쇼트 채널 누설 전류는 더욱더 증가하게 된다. 이에 따라, 디램 셀의 리프레쉬 특성을 만족하는데 어려움이 발생한다. 또한, 디램 셀에서 비교적 큰 면적을 차지하는 스토로지(Storage) 노드 단에서 졍션 누설 전류가 발생하게 되는 문제점이 있다.
특히, 기가 바이트급의 디램의 구현시 디램의 용량이 증가함에 따라 셀의 사이즈가 점점 작아지고, 이에 따른 셀의 캐패시턴스 용량도 작아지게 된다. 이러한 작은 캐패시턴스 용량을 갖는 디램 셀을 안정적으로 구동하기 위해서는 비트라인의 캐패시턴스 용량이 작아져야만 한다.
이에 따라, 디램의 비트라인 구조를 메인 비트라인과 서브 비트라인을 구비하는 계층적 비트라인 구조로 구현하여 각 셀당 캐패시턴스 용량이 차지하는 비율을 줄이고, 캐패시터 소자와 별도의 게이트 제어 신호가 필요없는 PNPN 나노 튜브 스위치를 이용하여 나노 튜브 서브 셀 어레이를 크로스 포인트 셀로 구현함으로써 전체적인 칩의 사이즈를 줄일 수 있도록 하는 본 발명의 필요성이 대두되었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로 다음과 같은 목적을 갖는다.
첫째, 디램의 비트라인 구조를 메인 비트라인과 서브 비트라인을 구비하는 계층적 비트라인 구조로 구현하여 각 셀당 캐패시턴스 용량이 차지하는 비율을 줄임으로써 캐패시터의 사이즈를 줄일 수 있도록 하는데 그 목적이 있다.
둘째, 캐패시터 소자와 별도의 게이트 제어 신호가 필요없는 PNPN 나노 튜브 스위치를 이용하여 나노 튜브 서브 셀 어레이를 구현함으로써 메모리의 전체적인 사이즈를 줄일 수 있도록 하는데 그 목적이 있다.
셋째, 상술된 PNPN 나노 튜브 스위치를 이용한 나노 튜브 서브 셀 어레이에서 리드/라이트 동작을 효율적으로 구동하여 메모리 셀의 동작 특성을 개선할 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 나노 튜브 셀을 이용한 메모리 장치는, 메인 비트라인과 서브 비트라인을 구비하여 계층적 비트라인 구조를 이루고, 워드라인과 서브 비트라인 사이에 로오와 컬럼 방향으로 복수개의 단위 나노 튜브 셀이 배열된 나노 튜브 서브 셀 어레이를 포함하는 셀 어레이 블럭; 및 셀 어레이 블럭과 메인 비트라인을 통해 연결되고, 셀 어레이 블럭으로부터 인가되는 데이타를 센싱하여 증폭하는 센스앰프 어레이를 구비하고, 상기 복수개의 단위 나노 튜브 셀 각각은 일단자가 워드라인과 연결된 캐패시터 소자; 및 연속적으로 직렬 연결된 적어도 두개 이상의 PNPN 다이오드 소자를 구비하되, 두개 이상의 PNPN 다이오드 소자는 두개의 그룹으로 구분되어 각각의 그룹이 캐패시터 소자의 타단자와 서브 비트라인 사이에 병렬 연결되어 워드라인과 서브 비트라인에 인가되는 전압의 크기에 따라 선택적으로 스위칭되는 PNPN 나노 튜브 스위치를 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명에 따른 단위 나노 튜브 셀의 구성도이다.
단위 나노 튜브 셀은 하나의 캐패시터 소자 CAP와 하나의 PNPN 나노 튜브 스위치(10)를 구비한다. 여기서, PNPN 나노 튜브 스위치(10)는 PNPN 다이오드 스위치(11)와 PNPN 다이오드 스위치(12)를 포함한다. PNPN 다이오드 스위치(11)와 PNPN 다이오드 스위치(12)는 캐패시터 소자 CAP의 버텀전극과 비트라인 BL 사이에 병렬 연결된다.
PNPN 다이오드 스위치(11)는 캐패시터 소자 CAP의 한쪽 전극과 비트라인 BL 사이에 역방향으로 연결되고, PNPN 다이오드 스위치(12)는 캐패시터 소자 CAP의 한 쪽 전극과 비트라인 BL 사이에 순방향으로 연결된다. 캐패시터 소자 CAP의 다른 한쪽 전극은 워드라인 WL과 연결된다.
도 2는 도 1의 나노 튜브 셀의 단면 구성도이다.
PNPN 나노 튜브 스위치(10)는 실리콘 기판(30)의 상부에 형성된 절연층(31)과, 절연층(31)의 상부에 실리콘층(32)을 구비하여 SOI(Silicon On Insulator) 구조를 이룬다. 여기서, 실리콘 기판(30)의 상부에 SiO2로 이루어진 절연층(31)이 적층되고, 절연층(31)의 상부에는 실리콘층(32)이 형성된다. 실리콘층(32)은 증착(Deposition) 실리콘으로 이루어진 PNPN 다이오드 스위치(11)와 PNPN 다이오드 스위치(12)가 적층되어 직렬 연결된 나노 튜브 형태의 다이오드 체인을 형성한다.
PNPN 다이오드 스위치(11,12)는 P형 영역과 N형 영역이 교번적으로 직렬 연결되며, PNPN 다이오드 스위치(12)는 PNPN 다이오드 스위치(11)와 인접한 N형 영역에 P형 영역과 N형 영역이 교번적으로 직렬 연결된 구조를 갖는다.
그리고, PNPN 다이오드 스위치(12)의 N형 영역과 PNPN 다이오드 스위치(11)의 P형 영역 상부에는 비트라인 콘택노드 BLCN를 통해 비트라인 BL이 형성된다. 또한, PNPN 다이오드 스위치(12)의 P형 영역과 PNPN 다이오드 스위치(11)의 N형 영역은 공통 콘택노드 CN를 통해 캐패시터 소자 CAP의 버텀전극(22)과 연결된다.
여기서, 캐패시터 소자 CAP는 탑 전극(20), 절연막(Dielectic;21) 및 버텀 전극(22)을 구비한다. 그리고, 캐패시터 소자 CAP의 탑 전극(20)은 워드라인 WL과 연결된다.
도 3은 도 1의 PNPN 나노 튜브 스위치(10)에 관한 평면도이다.
PNPN 나노 튜브 스위치(10)는 실리콘층(32)으로 이루어진 PNPN 다이오드 스위치(11)와 PNPN 다이오드 스위치(12)가 직렬 체인 형태로 연속적으로 연결된다. 즉, 하나의 PNPN 나노 튜브 스위치(10)는 직렬 연결된 PNPN 다이오드 스위치(12)와 PNPN 다이오드 스위치(11)를 구비한다. 그리고, 하나의 나노 튜브 셀과 동일한 방향에 인접한 나노 튜브 셀은 PNPN 다이오드 스위치(12), PNPN 다이오드 스위치(11)가 서로 직렬 연결된다.
그리고, PNPN 나노 튜브 스위치(10)는 복수개의 층으로 배열되는데, 상부 PNPN 나노 튜브 스위치(10)와 하부 PNPN 나노 튜브 스위치(10) 각각은 절연층(31)을 통해 분리되어 있다.
이에 따라, 직렬 연결된 다이오드 소자 중에서 한개의 PNPN 다이오드 스위치(12)와 한개의 PNPN 다이오드 스위치(11)를 연속적으로 선택하여 하나의 나노 튜브 셀 영역을 형성할 수 있도록 한다.
도 4는 도 1의 나노 튜브 셀의 평면도이다.
증착 실리콘으로 이루어진 실리콘층(32)은 직렬 연결된 PNPN 다이오드 스위치(11)와 PNPN 다이오드 스위치(12)를 형성한다. 그리고, 각각의 실리콘층(32)은 절연층(31)을 통해 상부 및 하부가 절연된다. PNPN 나노 튜브 스위치(10)에서 PNPN 다이오드 스위치(12)의 P형 영역과 PNPN 다이오드 스위치(11)의 N형 영역은 캐패시터 소자 CAP의 콘택노드 CN와 공통으로 연결될 수 있도록 인접하여 형성된다.
또한, PNPN 다이오드 스위치(12)의 N형 영역과 PNPN 다이오드 스위치(11)의 P형 영역은 비트라인 콘택노드 BLCN를 통해 비트라인 BL에 연결된다. 비트라인 콘택노드 BLCN는 이웃하는 나노 튜브 셀의 비트라인 콘택노드 BLCN와 공통 연결된다. 즉, 동일한 비트라인 콘택노드 BLCN는 PNPN 다이오드 스위치(11)의 P형 영역과 이웃하는 셀의 PNPN 다이오드 스위치(12)의 N형 영역과 공통 연결된다.
또한, 캐패시터 소자 CAP의 상부에는 워드라인 WL이 형성된다.
도 5는 도 1의 PNPN 나노 튜브 스위치(10)의 동작을 설명하기 위한 도면이다.
노드 SN 전극을 기준으로 볼때 비트라인 BL의 인가 전압이 양의 방향으로 증가하면, PNPN 다이오드 스위치(11)의 동작 특성에 의해 동작전압 Vo에서는 나노 튜브 스위치(10)가 오프 상태를 유지하여 전류가 흐르지 않는다.
이후에, 비트라인 BL의 인가 전압이 더욱 증가되어 임계전압 Vc가 되면, 다이오드의 순방향 동작 특성에 따라 PNPN 다이오드 스위치(11)가 턴온되어 PNPN 나노 튜브 스위치(10)가 턴온됨으로써 전류가 급격히 증가하게 된다. 이때, 비트라인 BL의 인가전압이 임계전압 Vc 이상이 될 경우 소모되는 전류 I의 값은 비트라인 BL에 연결되어 로드로 작용하는 저항(미도시)의 값에 기인한다.
PNPN 다이오드 스위치(11)가 턴온된 이후에는 비트라인 BL에 아주 작은 전압 V0만 인가되어도 많은 전류가 흐를 수 있게 된다. 이때, PNPN 다이오드 스위치(12)는 역방향 동작 특성에 의해 오프 상태를 유지하게 된다.
반면에, 노드 SN 전극을 기준으로 볼때 비트라인 BL의 인가 전압이 음의 방향으로 증가하면, 즉, 워드라인 WL에 일정 전압이 인가될 경우, PNPN 다이오드 스 위치(12)의 순방향 동작 특성에 의해 절대값 동작전압 ｜Vo｜에서는 나노 튜브 스위치(10)가 오프 상태를 유지하여 전류가 흐르지 않는다.
이후에, 워드라인 WL의 인가 전압이 더욱 증가되어 절대값 임계전압 ｜Vc｜가 되면, 다이오드의 순방향 동작 특성에 따라 PNPN 다이오드 스위치(12)가 턴온되어 PNPN 나노 튜브 스위치(10)가 턴온됨으로써 전류가 급격히 증가하게 된다. 이때, PNPN 다이오드 스위치(11)는 역방향 동작 특성에 의해 오프 상태를 유지한다.
도 6은 본 발명에 따른 나노 튜브 셀을 이용한 메모리 장치의 구성도이다.
본 발명은 셀 어레이 블럭(40)과 센스앰프 어레이(50)를 구비한다.
셀 어레이 블럭(40)은 복수개의 나노 튜브 서브 셀 어레이(41)를 구비한다. 복수개의 나노 튜브 서브 셀 어레이(41)는 메인 비트라인 MBL 어레이를 통해 센스앰프 어레이(50)와 연결된다. 센스앰프 어레이(50)는 복수개의 센스앰프를 구비한다.
도 7은 도 6의 나노 튜브 서브 셀 어레이(41)에 관한 상세 회로도이다.
나노 튜브 서브 셀 어레이(41)는 메인 비트라인 MBL과 하위 비트라인인 서브 비트라인 SBL을 구비하여 계층적(Hierarchy) 비트라인 구조를 이룬다. 나노 튜브 서브 셀 어레이(41)의 각각의 메인 비트라인 MBL은 복수개의 서브 비트라인 SBL 중에서 하나의 서브 비트라인 SBL과 선택적으로 연결된다.
즉, 복수개의 서브 비트라인 선택 신호 SBSW1 중 어느 하나의 활성화시 해당하는 NMOS트랜지스터 N5가 턴온되어 하나의 서브 비트라인 SBL을 활성화시킨다. 또한, 하나의 서브 비트라인 SBL에는 복수개의 단위 나노 튜브 셀 C이 연결된다.
서브 비트라인 SBL은 서브 비트라인 풀다운 신호 SBPD의 활성화시 NMOS트랜지스터 N3의 턴온에 따라 그라운드 레벨로 풀다운 된다. 그리고, 서브 비트라인 풀업 신호 SBPU는 서브 비트라인 SBL에 공급되는 전원을 제어하기 위한 신호이다. 즉, 저전압에서는 전원전압 VCC 보다 높은 전압을 생성하여 서브 비트라인 SBL에 공급한다.
그리고, 서브 비트라인 선택 신호 SBSW2는 NMOS트랜지스터 N4의 스위칭에 따라 서브 비트라인 풀업 신호 SBPU 인가단과 서브 비트라인 SBL 사이의 연결을 제어한다.
또한, 전류 이득 트랜지스터(CGT;Current Gain Transistor)인 NMOS트랜지스터 N2는 NMOS트랜지스터 N1와 메인 비트라인 MBL 사이에 연결되고, 게이트 단자가 서브 비트라인 SBL과 연결된다. NMOS트랜지스터 N1는 접지전압단과 NMOS트랜지스터 N2 사이에 연결되고, 게이트를 통해 메인 비트라인 풀다운 신호 MBPD가 인가되어 메인 비트라인 MBL의 센싱 전압을 조정한다.
여기서, 나노 튜브 서브 셀 어레이(41)는 복수개의 워드라인 WL이 각각 로오 방향으로 배열되고, 복수개의 서브 비트라인 SBL이 각각 컬럼 방향으로 배열되어 별도의 플레이트 라인을 구비하지 않는다. 그리고, 워드라인 WL과 서브 비트라인 SBL이 교차되는 영역에만 나노 튜브 셀 C이 위치하게 되므로 추가적인 면적이 불필요한 크로스 포인트 셀(Cross point cell)을 구현할 수 있도록 한다.
여기서, 크로스 포인트 셀이란 별도의 워드라인 WL 게이트 제어 신호를 이용하는 NMOS트랜지스터 소자를 구비하지 않는다. 그리고, 두개의 연결 전극 노드를 구비한 PNPN 나노 튜브 스위치(10)를 이용하여 캐패시터 소자 CAP를 서브 비트라인 SBL과 워드라인 WL의 교차점에 바로 위치시킬 수 있도록 하는 구조를 말한다.
특히, 이러한 구조를 갖는 본 발명은 비트라인 구조가 메인 비트라인 MBL과 서브 비트라인 SBL으로 구분되기 때문에, 각 서브 비트라인 SBL의 셀 센싱 전하의 분배시에 메인 비트라인 MBL과 독립되된 캐패시턴스가 서브 비트라인 SBL에 분배된다. 이에 따라, 셀 센싱 캐패시턴스를 서브 비트라인 SBL 캐패시턴스로 한정할 수 있으므로 각 셀당 캐패시턴스 용량이 차지하는 비율을 줄일 수 있게 된다.
도 8은 도 6의 센스앰프 어레이(50)에 관한 상세 회로도이다.
센스앰프 어레이(50)는 레퍼런스 전압 발생부(51), 컬럼 선택부(55), 메인 비트라인 센싱부(56), 메인 비트라인 센싱 로드부(57), 비교 증폭부(58) 및 라이트/재저장 조정부(59)를 구비한다. 여기서, 레퍼런스 전압 발생부(51)는 레퍼런스 전류 조정부(52), 센싱부(53) 및 센싱 로드부(54)를 구비한다.
레퍼런스 전류 조정부(52)는 NMOS트랜지스터 N6,N7,N8를 구비한다. NMOS트랜지스터 N6는 접지전압단과 NMOS트랜지스터 N7 사이에 연결되어 게이트 단자를 통해 전원전압 VCC가 인가된다. NMOS트랜지스터 N7는 NMOS트랜지스터 N6,N8 사이에 연결되어 게이트 단자를 통해 기준전압 VREF가 인가된다. NMOS트랜지스터 N8는 NMOS트랜지스터 N7와 센싱부(53) 사이에 연결되어 게이트 단자를 통해 기준전압 제어신호 REFC가 인가된다.
센싱부(53)는 노아게이트 NOR1, NMOS트랜지스터 N9를 구비한다. 노아게이트 NOR1는 센싱 인에이블 신호 SENB와 레퍼런스 전류 조정부(52)의 출력을 노아연산하 여 출력한다. NMOS트랜지스터 N9는 레퍼런스 전류 조정부(52)와 센싱 로드부(54) 사이에 연결되어 게이트 단자를 통해 노아게이트 NOR1의 출력신호가 인가된다. 센싱 로드부(54)는 전원전압 VCC 인가단과 NMOS트랜지스터 N9 사이에 연결되어 게이트 단자가 비교 증폭부(58)의 네가티브(-) 입력단자와 연결된다.
그리고, 컬럼 선택부(55)는 NMOS트랜지스터 N10을 구비한다. NMOS트랜지스터 N10는 메인 비트라인 MBL<n>과 메인 비트라인 센싱부(56) 사이에 연결되어 게이트 단자를 통해 컬럼 선택신호 C/S가 인가된다.
메인 비트라인 센싱부(56)는 노아게이트 NOR2, NMOS트랜지스터 N11를 구비한다. 노아게이트 NOR1는 센싱 인에이블 신호 SENB와 컬럼 선택부(55)의 출력을 노아연산하여 출력한다. NMOS트랜지스터 N11는 컬럼 선택부(55)와 메인 비트라인 센싱 로드부(57) 사이에 연결되어 게이트 단자를 통해 노아게이트 NOR2의 출력신호가 인가된다. 이때, 메인 비트라인 센싱부(56)는 센싱 인에이블 신호 SENB가 로우일 경우 활성화된다.
메인 비트라인 센싱 로드부(57)는 전원전압 VCC 인가단과 NMOS트랜지스터 N11 사이에 연결되어 게이트 단자가 비교 증폭부(58)의 네가티브(-) 입력단자와 연결된다.
비교 증폭부(58)는 센스앰프 SA를 구비한다. 센스앰프 SA는 네가티브(-) 입력단자를 통해 노드 A로부터 인가되는 센싱신호 S<n-1>가 입력된다. 그리고, 포지티브(+) 입력단자를 통해 노드 B로부터 인가되는 센싱신호 S<n>가 입력된다. 이에 따라, 센스앰프 SA는 센싱신호 S<n-1>, S<n>를 비교하여 센싱 출력신호 S/A_OUT를 출력한다.
라이트/재저장 조정부<n>(59)는 센싱 출력신호 S/A_OUT에 따라 리드 경로에서 재저장 동작을 수행하거나 데이타 입/출력 버퍼(미도시)에 리드된 데이타를 출력한다. 그리고, 라이트 경로에서는 재저장 경로를 차단하고 데이타 입/출력 버퍼를 통해 입력된 데이타를 내부 셀 어레이에 출력한다.
이러한 구성을 갖는 본 발명의 레퍼런스 전류 조정부(52)의 NMOS트랜지스터 N6는 도 7의 나노 튜브 서브 셀 어레이(41)에 도시된 NMOS트랜지스터 N1과 대응하는 조건을 가지며, 메인 비트라인 풀다운 신호 MBPD의 인에이블시 접지전압 VSS 레벨로 프리차지된다. NMOS트랜지스터 N7는 게이트 단자를 통해 기설정된 기준전압 VREF이 인가되어 데이타 하이 및 데이타 로우를 구별하기 위한 기준을 설정한다. NMOS트랜지스터 N8는 컬럼 선택부(55)와 대응하는 조건을 가지며 기준전압 제어신호 REFC에 따라 스위치 저항을 조정한다.
또한, 메인 비트라인 MBL에 인가된 데이타는 메인 비트라인 센싱부(56)와 메인 비트라인 센싱 로드부(57)에 의해 증폭되어 센싱신호 S<n>를 발생한다. 그리고, 레퍼런스 전압 발생부(51)는 레퍼런스 전류 조정부(52)와 센싱부(56)에 의해 센싱신호 S<n-1>를 발생한다. 이에 따라, 비교 증폭부(58)는 메인 비트라인 MBL의 출력인 센싱신호 S<n>와 레퍼런스 전압 발생부(51)의 출력인 센싱신호 S<n-1>를 비교 및 증폭한다.
도 9는 본 발명에 따른 나노 튜브 셀을 이용한 메모리 장치의 라이트 모드시 동작 타이밍도이다.
먼저, t1구간의 진입시 어드레스가 입력되고 라이트 인에이블 신호 /WE가 로우로 디스에이블되면, 라이트 모드 엑티브 상태가 된다. 그리고, t0,t1구간에서는 서브 비트라인 풀다운 신호 SBPD가 활성화되어 접지전압을 서브 비트라인 SBL에 인가함으로써 워드라인 WL이 활성화되기 이전에 서브 비트라인 SBL이 그라운드 레벨로 프리차지된다.
이어서, t2구간의 진입시 워드라인 WL이 하이로 천이하면, 나노 튜브 셀 C의 데이타가 서브 비트라인 SBL 및 메인 비트라인 MBL에 전달된다. 이때, 서브 비트라인 풀다운 신호 SBPD는 로우로 천이하고, 메인 비트라인 풀다운 신호 MBPD가 하이로 천이한다. 이에 따라, 센싱 인에이블 신호 SENB가 로우로 천이하고, 컬럼 선택 신호 C/S가 하이로 천이하면 메인 비트라인 MBL의 전압 레벨이 증폭되어 서브 비트라인 SBL 및 메인 비트라인 MBL의 전압 레벨이 상승한다.
이어서, t4구간의 진입시 워드라인 WL이 그라운드 레벨로 천이하고 서브 비트라인 풀다운 신호 SBPD가 인에이블 되면, 서브 비트라인 SBL이 그라운드 레벨로 프리차지 된다. 이때, 서브 비트라인 선택 신호 SBSW2가 인에이블 되면, NMOS트랜지스터 N4가 턴온되어 서브 비트라인 SBL이 그라운드 레벨로 풀다운된다. 그리고, 메인 비트라인 풀다운 신호 MBPD가 로우로 천이하면 메인 비트라인 MBL은 전압 레벨을 그대로 유지할 수 있게 된다.
이후에, t5구간에는 워드라인 WL의 전압이 네가티브(Negative) 전압으로 천이한다. 즉, 서브 비트라인 SBL의 로우 전압 레벨과 워드라인 WL의 네가티브 전압 레벨의 차이는 PNPN 나노 튜브 스위치(10)의 PNPN 다이오드 스위치(11)를 턴온시키 기 위한 임계전압 Vc의 상태에 도달하지 못한다.
하지만, 서브 비트라인 풀업 신호 SBPU, 서브 비트라인 선택 신호 SBSW2가 하이로 천이하면, 서브 비트라인 SBL의 전압이 하이로 증폭된다. 그리고, 서브 비트라인 SBL의 하이 증폭 전압과 워드라인 WL의 네가티브 전압 차이에 따라 PNPN 다이오드 스위치(11)를 턴온 시키기 위한 임계전압 Vc 이상의 전압이 나노 튜브 셀 C에 가해지게 된다. 이에 따라, PNPN 다이오드 스위치(11)가 턴온 상태가 되어 나노 튜브 셀 C의 캐패시터 소자 CAP에 하이 데이타를 기록한다.
여기서, 구동 워드라인 WL에 연결된 모든 나노 튜브 셀 C에 외부 데이타에 상관없이 전부 하이 데이타가 기록되므로 t5구간을 히든 데이타 "1" 기록 구간이라고 정의한다.
다음에, t6구간의 진입시 라이트 인에이블 신호 /WE가 하이로 천이하면, 리드 모드 엑티브 상태가 된다. 이때, 워드라인 WL의 전압 레벨이 펌핑전압 VPP 레벨로 상승하고, 서브 비트라인 선택 신호 SBSW1가 하이로 천이하면 서브 비트라인 SBL과 메인 비트라인 MBL이 연결된다.
이 상태에서 서브 비트라인 SBL의 전압이 로우 레벨로 천이하면, 나노 튜브 셀 C에는 데이타 "0"이 라이트 된다. 반면에, 서브 비트라인 SBL의 전압이 하이 레벨로 천이하면, t5구간에서 기록된 하이 데이타를 그대로 유지하여 나노 튜브 셀 C에 데이타 "1"이 라이트된다. 여기서, 서브 비트라인 선택 신호 SBSW2는 로우로 천이하여 외부의 데이타를 셀에 라이트할 수 있게 된다.
도 10은 본 발명에 따른 나노 튜브 셀을 이용한 메모리 장치의 리드 모드시 동작 타이밍도이다.
먼저, 리드 모드시에는 라이트 인에이블 신호 /WE가 전원전압 VCC 레벨을 유지한다. 그리고, t2구간의 진입시 워드라인 WL이 펌핑전압 VPP 레벨로 천이하면, PNPN 나노 튜브 스위치(10)의 PNPN 다이오드(12)가 턴온된다. 이에 따라, 나노 튜브 셀 C의 데이타가 서브 비트라인 SBL 및 메인 비트라인 MBL에 전달된다.
이때, 서브 비트라인 풀다운 신호 SBPD는 로우로 천이하고, 메인 비트라인 풀다운 신호 MBPD가 하이로 천이한다. 이때, 캐패시터 소자 CAP에 저장된 데이타가 로우 데이타일 경우 PNPN 다이오드 스위치(12)가 턴오프 상태를 유지하여 서브 비트라인 SBL의 전압 레벨은 변동되지 않는다. 반면에, 캐패시터 소자 CAP에 저장된 데이타가 하이 데이타일 경우에만 PNPN 다이오드 스위치(12)가 턴온되어 서브 비트라인 SBL의 전압 레벨이 높은 센싱전압 레벨로 상승한다.
이에 따라, 서브 비트라인 SBL 및 메인 비트라인 MBL의 전압 레벨이 상승하여, 나노 튜브 셀 C에 저장된 데이타를 리드할 수 있게 된다.
이상에서 설명한 바와 같이, 본 발명은 다음과 같은 효과를 제공한다.
첫째, 디램의 비트라인 구조를 메인 비트라인과 서브 비트라인을 구비하는 계층적 비트라인 구조로 구현하여 각 셀당 캐패시턴스 용량이 차지하는 비율을 줄임으로써 캐패시터의 사이즈를 줄일 수 있도록 한다.
둘째, 캐패시터 소자와 별도의 게이트 제어 신호가 필요없는 PNPN 나노 튜브 스위치를 이용하여 나노 튜브 서브 셀 어레이를 구현함으로써 메모리의 전체적인 사이즈를 줄일 수 있도록 한다.
셋째, 상술된 PNPN 나노 튜브 스위치를 이용한 나노 튜브 서브 셀 어레이에서 리드/라이트 동작을 효율적으로 구동하여 메모리 셀의 동작 특성을 개선할 수 있도록 한다.

Claims (11)

  1. 메인 비트라인과 서브 비트라인을 구비하여 계층적 비트라인 구조를 이루고, 워드라인과 상기 서브 비트라인 사이에 로오와 컬럼 방향으로 복수개의 단위 나노 튜브 셀이 배열된 나노 튜브 서브 셀 어레이를 포함하는 셀 어레이 블럭; 및
    상기 셀 어레이 블럭과 상기 메인 비트라인을 통해 연결되고, 상기 셀 어레이 블럭으로부터 인가되는 데이타를 센싱하여 증폭하는 센스앰프 어레이를 구비하고,
    상기 복수개의 단위 나노 튜브 셀 각각은
    일단자가 워드라인과 연결된 캐패시터 소자; 및
    연속적으로 직렬 연결된 적어도 두개 이상의 PNPN 다이오드 소자를 구비하되, 상기 두개 이상의 PNPN 다이오드 소자는 두개의 그룹으로 구분되어 각각의 그룹이 상기 캐패시터 소자의 타단자와 상기 서브 비트라인 사이에 병렬 연결되어 상기 워드라인과 상기 서브 비트라인에 인가되는 전압의 크기에 따라 선택적으로 스위칭되는 PNPN 나노 튜브 스위치를 구비함을 특징으로 하는 나노 튜브 셀을 이용한 메모리 장치.
  2. 제 1항에 있어서, 상기 셀 어레이 블럭은 복수개의 나노 튜브 서브 셀 어레이를 구비함을 특징으로 하는 나노 튜브 셀을 이용한 메모리 장치.
  3. 제 1항에 있어서, 상기 나노 튜브 서브 셀 어레이는
    로오 및 컬럼 방향으로 배열된 복수개의 워드라인과 상기 서브 비트라인 사이의 교차 영역에 위치하는 상기 복수개의 단위 나노 튜브 셀;
    상기 서브 비트라인을 풀업/풀다운 구동하기 위한 풀업/풀다운 구동 스위치;
    상기 메인 비트라인과 상기 서브 비트라인의 연결을 제어하기 위한 제 1구동 스위치부; 및
    상기 메인 비트라인을 풀다운 구동하기 위한 제 2구동 스위치부를 구비함을 특징으로 하는 나노 튜브 셀을 이용한 메모리 장치.
  4. 제 1항에 있어서, 상기 PNPN 나노 튜브 스위치는
    상기 캐패시터 소자의 버텀 전극과 상기 서브 비트라인 사이에 순방향으로 연결된 제 1PNPN 다이오드 스위치; 및
    상기 캐패시터 소자의 버텀전극과 상기 서브 비트라인 사이에 역방향으로 연결된 제 2PNPN 다이오드 스위치를 구비함을 특징으로 하는 나노 튜브 셀을 이용한 메모리 장치.
  5. 제 4항에 있어서, 상기 제 1PNPN 다이오드 스위치의 제 1 P형 영역은 상기 버텀 전극과 연결되고, 제 1 N형 영역은 상기 서브 비트라인과 연결됨을 특징으로 하는 나노 튜브 셀을 이용한 메모리 장치.
  6. 제 4항에 있어서, 상기 제 2PNPN 다이오드 스위치의 제 2 N형 영역은 상기 버텀 전극과 연결되고, 제 2 P형 영역은 상기 서브 비트라인과 연결됨을 특징으로 하는 나노 튜브 셀을 이용한 메모리 장치.
  7. 제 4항에 있어서, 상기 PNPN 나노 튜브 스위치는
    상기 워드라인의 전압 레벨이 하이일 경우 상기 제 1PNPN 다이오드 스위치가 턴온되어 상기 캐패시터 소자에 저장된 하이 데이타를 리드하도록 스위칭되고,
    상기 워드라인의 전압 레벨이 네가티브 전압이고 상기 서브 비트라인의 전압 레벨이 하이일 경우 상기 제 2PNPN 다이오드 스위치가 턴온되어 상기 캐패시터 소자에 하이 데이타를 라이트하도록 스위칭 동작을 수행하는 것을 특징으로 하는 나노 튜브 셀을 이용한 메모리 장치.
  8. 제 1항에 있어서, 상기 센스앰프 어레이는
    컬럼 선택 신호의 상태에 따라 상기 메인 비트라인과의 연결을 제어하는 컬럼 선택부;
    센싱 인에이블 신호의 활성화시 상기 메인 비트라인으로부터 인가되는 데이타를 센싱하여 제 1센싱신호를 출력하는 메인 비트라인 센싱부;
    상기 컬럼 선택부, 상기 메인 비트라인 센싱부와 대응하는 조건에서 레퍼런스 전압을 생성하여 제 2센싱신호를 출력하는 레퍼런스 전압 발생부;
    상기 제 1센싱신호 및 상기 제 2센싱신호를 비교 및 증폭하여 센싱 출력신호를 출력하는 비교 증폭부; 및
    상기 센싱 출력신호에 따라 리드 경로에서 재저장 동작을 수행하거고, 라이트 경로에서는 입력된 데이타를 상기 메인 비트라인에 출력하는 라이트/재저장 조정부를 구비함을 특징으로 하는 나노 튜브 셀을 이용한 메모리 장치.
  9. 제 8항에 있어서,
    상기 제 2센싱신호의 전압 레벨에 따라 상기 제 1센싱신호의 센싱 로드를 제어하는 센싱 로드부; 및
    상기 제 2센싱신호의 전압 레벨에 따라 상기 제 2센싱신호의 센싱 로드를 제어하는 메인 비트라인 센싱 로드부를 더 구비함을 특징으로 하는 나노 튜브 셀을 이용한 메모리 장치.
  10. 제 8항에 있어서, 상기 레퍼런스 전압 발생부는
    상기 서브 비트라인의 전압 레벨 조건과 대응하여 프리차지 전압을 공급하고, 기설정된 기준전압에 따라 데이타를 구분하기 위한 기준전압을 설정하는 레퍼런스 전류 조정부; 및
    상기 센싱 인에이블 신호의 활성화시 상기 레퍼런스 전류 조정부의 전압 레벨을 센싱하여 제 2센싱신호를 출력하는 센싱부를 구비함을 특징으로 하는 나노 튜브 셀을 이용한 메모리 장치.
  11. 제 10항에 있어서, 상기 레퍼런스 전류 조정부는
    메인 비트라인 풀다운 신호의 인에이블시 접지전압 레벨로 프리차지되는 제 1NMOS트랜지스터;
    상기 기설정된 기준전압 레벨에 따라 상기 접지전압 레벨을 선택적으로 공급하는 제 2NMOS트랜지스터; 및
    상기 컬럼 선택부와 대응하는 조건에서 기준전압 제어신호에 따라 스위치 저항을 조정하는 제 3NMOS트랜지스터를 구비함을 특징으로 하는 나노 튜브 셀을 이용한 메모리 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7790610B2 (en) 2007-12-20 2010-09-07 Samsung Electronics Co., Ltd. Methods of manufacturing memory units, and methods of manufacturing semiconductor devices

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8617934B1 (en) 2000-11-28 2013-12-31 Knowles Electronics, Llc Methods of manufacture of top port multi-part surface mount silicon condenser microphone packages
US7434305B2 (en) 2000-11-28 2008-10-14 Knowles Electronics, Llc. Method of manufacturing a microphone
KR100694426B1 (ko) * 2004-02-16 2007-03-12 주식회사 하이닉스반도체 나노 튜브 셀 및 이를 이용한 메모리 장치
KR100709462B1 (ko) * 2004-02-16 2007-04-18 주식회사 하이닉스반도체 다층 나노 튜브 셀을 이용한 메모리 장치
US9287356B2 (en) * 2005-05-09 2016-03-15 Nantero Inc. Nonvolatile nanotube diodes and nonvolatile nanotube blocks and systems using same and methods of making same
US8217490B2 (en) * 2005-05-09 2012-07-10 Nantero Inc. Nonvolatile nanotube diodes and nonvolatile nanotube blocks and systems using same and methods of making same
US9196615B2 (en) * 2005-05-09 2015-11-24 Nantero Inc. Nonvolatile nanotube diodes and nonvolatile nanotube blocks and systems using same and methods of making same
US8513768B2 (en) * 2005-05-09 2013-08-20 Nantero Inc. Nonvolatile nanotube diodes and nonvolatile nanotube blocks and systems using same and methods of making same
US9911743B2 (en) * 2005-05-09 2018-03-06 Nantero, Inc. Nonvolatile nanotube diodes and nonvolatile nanotube blocks and systems using same and methods of making same
US8013363B2 (en) * 2005-05-09 2011-09-06 Nantero, Inc. Nonvolatile nanotube diodes and nonvolatile nanotube blocks and systems using same and methods of making same
GB2459251A (en) 2008-04-01 2009-10-21 Sharp Kk Semiconductor nanowire devices
US8063454B2 (en) 2008-08-13 2011-11-22 Micron Technology, Inc. Semiconductor structures including a movable switching element and systems including same
US9263126B1 (en) 2010-09-01 2016-02-16 Nantero Inc. Method for dynamically accessing and programming resistive change element arrays
KR101068295B1 (ko) * 2009-01-22 2011-09-28 주식회사 하이닉스반도체 반도체 소자의 제조 방법
CN102087101B (zh) * 2009-12-04 2012-07-18 清华大学 应变测量装置及测量方法
US9374643B2 (en) 2011-11-04 2016-06-21 Knowles Electronics, Llc Embedded dielectric as a barrier in an acoustic device and method of manufacture
US9078063B2 (en) 2012-08-10 2015-07-07 Knowles Electronics, Llc Microphone assembly with barrier to prevent contaminant infiltration
US9794661B2 (en) 2015-08-07 2017-10-17 Knowles Electronics, Llc Ingress protection for reducing particle infiltration into acoustic chamber of a MEMS microphone package
CN111048133B (zh) * 2019-11-12 2021-10-22 武汉大学 一种基于金属超表面结构的光存储器件及方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5959878A (en) 1997-09-15 1999-09-28 Celis Semiconductor Corporation Ferroelectric memory cell with shunted ferroelectric capacitor and method of making same
KR20000045902A (ko) * 1998-12-30 2000-07-25 김영환 Pnpn 다이오드를 갖는 sram 장치의 메모리 셀 구조 및그 형성 방법
KR20030074458A (ko) * 2002-03-15 2003-09-19 산요덴키가부시키가이샤 강유전체 메모리 및 그 동작 방법과 메모리 장치
KR20050079368A (ko) * 2004-02-05 2005-08-10 주식회사 하이닉스반도체 직렬 다이오드 셀을 이용한 불휘발성 메모리 장치

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS582435B2 (ja) * 1975-08-09 1983-01-17 株式会社日立製作所 キオクカイロ
JPS57100770A (en) * 1980-12-16 1982-06-23 Seiko Epson Corp Switching element
EP0090665B1 (en) * 1982-03-30 1989-05-31 Fujitsu Limited Semiconductor memory device
JPS63500550A (ja) * 1985-06-07 1988-02-25 アナマ−ティック・リミテッド 電気的デ−タ蓄積素子
JP3035331B2 (ja) * 1990-11-15 2000-04-24 オリンパス光学工業株式会社 メモリセル及びメモリ装置
US5715189A (en) * 1993-04-13 1998-02-03 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having hierarchical bit line arrangement
US5535156A (en) * 1994-05-05 1996-07-09 California Institute Of Technology Transistorless, multistable current-mode memory cells and memory arrays and methods of reading and writing to the same
US6128216A (en) * 1998-05-13 2000-10-03 Micron Technology Inc. High density planar SRAM cell with merged transistors
US6229161B1 (en) * 1998-06-05 2001-05-08 Stanford University Semiconductor capacitively-coupled NDR device and its applications in high-density high-speed memories and in power switches
US7153602B2 (en) * 2000-05-08 2006-12-26 Honda Giken Kogyo Kabushiki Kaisha Fuel cell assembly
TW531928B (en) * 2000-09-29 2003-05-11 Sony Corp Fuel cell
JP4195299B2 (ja) * 2001-03-19 2008-12-10 日本電気株式会社 燃料電池用電極及びそれを用いた燃料電池
KR101008294B1 (ko) * 2001-03-30 2011-01-13 더 리전트 오브 더 유니버시티 오브 캘리포니아 나노구조체 및 나노와이어의 제조 방법 및 그로부터 제조되는 디바이스
JP2002367386A (ja) * 2001-06-07 2002-12-20 Toshiba Corp 半導体メモリ装置
KR100451762B1 (ko) * 2001-11-05 2004-10-08 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치 및 그 구동방법
JP2003173673A (ja) * 2001-11-30 2003-06-20 Sanyo Electric Co Ltd 強誘電体メモリ
KR100459214B1 (ko) * 2001-12-05 2004-12-03 주식회사 하이닉스반도체 불휘발성 강유전체 메모리장치 및 그의 메인 비트라인로드 컨트롤부의 구동방법
JP5165828B2 (ja) * 2002-02-09 2013-03-21 三星電子株式会社 炭素ナノチューブを用いるメモリ素子及びその製造方法
EP1495360B1 (en) * 2002-04-15 2008-10-01 LG Chem, Ltd. Electropolymerization method for preparing nano-tube type conducting polymer using porous template and method for preparing electrochromic device
KR100527556B1 (ko) * 2004-01-29 2005-11-09 주식회사 하이닉스반도체 직렬 다이오드 셀을 이용한 불휘발성 메모리 장치
KR100694426B1 (ko) * 2004-02-16 2007-03-12 주식회사 하이닉스반도체 나노 튜브 셀 및 이를 이용한 메모리 장치
KR100709462B1 (ko) * 2004-02-16 2007-04-18 주식회사 하이닉스반도체 다층 나노 튜브 셀을 이용한 메모리 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5959878A (en) 1997-09-15 1999-09-28 Celis Semiconductor Corporation Ferroelectric memory cell with shunted ferroelectric capacitor and method of making same
KR20000045902A (ko) * 1998-12-30 2000-07-25 김영환 Pnpn 다이오드를 갖는 sram 장치의 메모리 셀 구조 및그 형성 방법
KR20030074458A (ko) * 2002-03-15 2003-09-19 산요덴키가부시키가이샤 강유전체 메모리 및 그 동작 방법과 메모리 장치
KR20050079368A (ko) * 2004-02-05 2005-08-10 주식회사 하이닉스반도체 직렬 다이오드 셀을 이용한 불휘발성 메모리 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7790610B2 (en) 2007-12-20 2010-09-07 Samsung Electronics Co., Ltd. Methods of manufacturing memory units, and methods of manufacturing semiconductor devices
US8338815B2 (en) 2007-12-20 2012-12-25 Samsung Electronics Co., Ltd. Memory units and related semiconductor devices including nanowires

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