KR100697766B1 - 고체 촬상 소자 및 그 제조 방법 - Google Patents

고체 촬상 소자 및 그 제조 방법 Download PDF

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KR100697766B1 KR1020030072064A KR20030072064A KR100697766B1 KR 100697766 B1 KR100697766 B1 KR 100697766B1 KR 1020030072064 A KR1020030072064 A KR 1020030072064A KR 20030072064 A KR20030072064 A KR 20030072064A KR 100697766 B1 KR100697766 B1 KR 100697766B1
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오쯔루유조
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Abstract

종형 오버 플로우 드레인을 채용하는 CCD 고체 촬상 소자에서, 출력 증폭기의 전원 전압의 저하에 의한 전하의 누출을 억제한다. N형 실리콘 기판(2)의 이면의 N형 불순물층(6)과 표면의 N 웰(4) 또는 N+ 확산층과의 사이에 형성되는 P 웰을 3회의 불순물의 주입 공정에 의해 형성하고, 촬상부 및 축적부 아래의 P 웰과, 수평 전송부 아래의 P 웰(10)과, 출력부 아래의 P 웰(60)을, 상호 불순물 농도를 상이하게 하여 형성한다. 출력부 아래에 배치된 P 웰(60)은, 다른 영역의 P 웰(10)보다 P형 불순물의 농도가 높게 형성된다.
출력 증폭기, 전원 전압, 실리콘 기판, 불순물 농도

Description

고체 촬상 소자 및 그 제조 방법{SOLID STATE IMAGING DEVICE AND METHOD OF MANUFACTURING THE SAME}
도 1은 실시예의 CCD 고체 촬상 소자에서의 수평 시프트 레지스터의 전하의 전송 방향을 따른 개략의 단면도.
도 2는 실시예의 CCD 고체 촬상 소자에서의 기판 깊이 방향의 전위 분포를 도시하는 모식도.
도 3은 실시예의 CCD 고체 촬상 소자에서의 P 웰의 형성 공정을 설명하는 모식적인 소자 상면도.
도 4는 프레임 전송 방식의 CCD 고체 촬상 소자의 개략의 구성도.
도 5는 종래 및 실시예의 CCD 고체 촬상 소자에서의 수직 시프트 레지스터의 전하의 전송 방향을 따른 개략의 단면도.
도 6은 종래의 CCD 고체 촬상 소자에서의 수평 시프트 레지스터의 전하의 전송 방향을 따른 개략의 단면도.
도 7은 종래의 CCD 고체 촬상 소자에서의 기판 깊이 방향의 전위 분포를 도시하는 모식도.
<도면의 주요 부분에 대한 부호의 설명>
2 : 실리콘 기판
4 : N 웰
6 : N형 불순물층
8, 10, 60 : P 웰
12, 14 : 전송 전극
16 : 출력 게이트
18 : 부유 확산층
20 : 리세트 드레인
22 : 리세트 게이트
30 : 출력 증폭기
32 : 구동 트랜지스터
34 : 부하 트랜지스터
40, 70: 수직 시프트 레지스터 영역에서의 전위 분포 곡선
42, 72: 수평 전송부에서의 전위 분포 곡선
44, 74: 출력부에서의 전위 분포 곡선
본 발명은 CCD 고체 촬상 소자 및 그 제조 방법에 관한 것으로, 특히 출력부의 저소비 전력화에 관한 것이다.
도 4는 프레임 전송 방식의 CCD 고체 촬상 소자의 개략의 구성도이다. 프레임 전송 방식의 CCD 고체 촬상 소자는 촬상부 i, 축적부 s, 수평 전송부 h 및 출력부 d를 갖는다. 촬상부 i에서 생성된 정보 전하의 2차원 배열은 축적부 s에 고속으로 전송된다. 정보 전하는 축적부 s에 유지됨과 함께, 1 행씩 수평 전송부 h로 전송되고, 또한 1 화소 단위로 수평 전송부 h로부터 출력부 d로 전송된다. 출력부 d는 1 화소마다의 전하량을 전압값으로 변환하고, 그 전압값의 변화가 CCD 출력으로 된다.
도 5, 도 6은 종래의 CCD 고체 촬상 소자의 주요부의 단면도이다. 도 5는, 수직 시프트 레지스터의 전하의 전송 방향을 따른 단면이고, 수직 시프트 레지스터(V-REG)로서 축적부 s의 출력단 근방의 단면이 도시되며, 또한 축적부 s의 출력단에 접속되는 수평 전송부 h의 단면이 도시되어 있다. 또한 도 6은 수평 시프트 레지스터의 전하의 전송 방향을 따른 단면이고, 수평 시프트 레지스터(H-REG)의 출력단 근방의 단면과, 출력부의 일부를 이루는 부유 확산층(FD : 18) 및 리세트 드레인(RD : 20)이 도시되어 있다.
N형의 실리콘 기판(2)에는 이온 주입 및 확산 처리에 의해 기판 표면에 위치하는 N형 불순물층인 N 웰(NW : 4)과, 그 아래에 위치하는 P형 불순물층인 P 웰(PW : 8, 10)과, 원래의 기판 본래의 N형 불순물층(Nsub : 6)이 형성된다. 도 5에서, 정보 전하는 N 웰(4)에 형성되는 수직 시프트 레지스터의 전위 웰을 순차적으로 우측 방향으로 전송하고, 수평 시프트 레지스터의 전극(14-1) 아래에 형성되는 전위 웰에 의해 판독된다. 또한 도 6에서, 정보 전하는 N 웰(4)에 형성되는 수평 시프트 레지스터의 전위 웰을 순차적으로 좌측 방향으로 전송되고, 출력 게이트(OG : 16)의 아래를 경유하여 부유 확산층(18)으로 전송된다.
부유 확산층(18)은 N+ 확산층이고, 이것에 인접하는 리세트 게이트(RG : 22) 를 온 상태로 하면, 부유 확산층(18)의 전위는 리세트 드레인(20)의 리세트 드레인 전위 VDD로 설정된다. 이 부유 확산층(18)에 수평 시프트 레지스터로부터 정보 전하를 전송하면, 그 전하량에 대응하여 부유 확산층(18)의 전위가 변동한다. 이 전위 변동은 출력 증폭기(30)에서 검출 및 증폭되고, 출력 증폭기의 출력 VOUT가 CCD 출력으로 된다.
여기서, 이 출력 증폭기(30)도 기판(2) 표면의 반도체 영역을 이용하여 형성된다. 즉, 출력 증폭기(30)의 MOS 트랜지스터(32, 34)의 드레인, 소스는 기판(2)의 표면에 형성된 N+ 확산층으로 구성되고, 이들 사이의 기판 반도체 영역에 형성되는 채널이 게이트 산화막 위에 폴리실리콘 전극층에서 형성된 게이트 전극을 이용하여 제어된다.
그런데, N형 기판(2)에 P 웰(10), N 웰(4)을 형성하는 것에 의해, 그 기판 깊이 방향으로 NPN 구조가 형성된다. 이 구조에 의해, 기판 표면의 불필요한 전하를 기판 심부로 배출할 수 있다. 도 7은 기판 깊이 방향의 전위 분포를 도시하는 모식도이다. 이 도 7에서, 횡축은 기판 깊이 방향의 거리를 나타내고, 좌측이 기판(2)의 표면측(즉 게이트 산화막측), 우측이 기판(2)의 이면측에 대응한다. 또한 종축은 전위를 나타내고, 아래가 플러스 전위 방향(전위가 깊은 방향)에 대응한다. 예를 들면, 전위 분포 곡선(40)은 촬상부 i 또는 축적부 s를 구성하는 수직 시프트 레지스터 영역에서는 기판측에 소정의 정전압 Vsub(예를 들면 5V), 전송 전극에 온 상태에 대응하는 정전압 VS(예를 들면 5V)가 각각 인가되고, P 웰(10)에 전위의 장 벽이 형성되며, N 웰(4)에 전위 웰이 형성된다. 실리콘 기판(2) 내에서, 전자는 전위가 얕은 곳에서 깊은 곳으로, 즉 전위 분포 곡선이 높은 곳에서 낮은 곳으로 이동한다. 그 때문에, P 웰(8)에 형성되는 전위 장벽이 통상적인 동작 시에는 N 웰(4)에 형성되는 전위 웰에 축적되는 정보 전하의 기판 심부로의 이동을 방해한다. 한편, 기판 전압 Vsub를 높이거나, VS를 낮게 하는 것에 의해, N 웰(4)의 전위 웰이 얕게 들어 올려짐과 함께, P 웰(8)의 전위 장벽이 낮게 인하되고, N 웰(4)에 축적된 정보 전하가 기판 심부로 배출된다. 예를 들면, 전자 셔터 동작에서는, 그와 같은 인가 전압의 조작에 의해, 촬상부 i나 축적부 s에 존재하는 정보 전하를 순간적으로 배출하고, 이들 영역을 리세트할 수 있다. 또, 이러한 종형 오버 플로우 드레인 구조(VOD)에서는, 촬상부 i의 수광 화소로써 정보 전하가 과도하게 발생한 경우에, 그 과잉 전하가 P 웰(8)의 전위 장벽을 넘어 기판 심부로 배출되고, 이에 의해 정보 전하가 다른 화소로 누출되는 소위 블루밍이 방지된다.
상술한 기판 심부에의 정보 전하의 배출 동작은, 오로지 촬상부 i 및 축적부 s에서 필요하게 되고, 수평 전송부 h 및 출력부 d에서는 필요하지 않게 된다. 그 때문에, 종래에는 촬상부 i, 축적부 s, 수평 전송부 h 및 출력부 d가 형성되는 기판 표면 전체에 P형 불순물을 이온 주입한 후, 촬상부 i 및 축적부 s를 마스크로 피복하여 수평 전송부 h 및 출력부 d의 영역에 재차 P형 불순물을 이온 주입한다. 이에 의해, 수평 전송부 h 및 출력부 d 아래에 형성되는 P 웰(10)의 P형 불순물의 농도가 촬상부 i 및 축적부 s 아래에 형성되는 P 웰(8)의 P형 불순물의 농도보다 높아진다. 도 7에는 그 차이가 표시된다. 전위 분포 곡선(42)은 수평 전송부 h(H-REG)에 대응하는 것으로, 전위 분포 곡선(40)은 상술한 바와 같이 촬상부 i 및 축적부 s의 수직 시프트 레지스터에 대응하는 것이다. 또한, 도 7에는 출력부 d의 리세트 드레인(20)이나 출력 증폭기(30)의 구동 트랜지스터(32) 아래의 영역의 전위 상태도 전위 분포 곡선(44)으로서 표시되어 있다. 이들 출력부 d의 리세트 드레인(20)이나 구동 트랜지스터(32)의 드레인 확산층에는 전원 전압 VDD(예를 들면 5V)가 인가되어 있고, 전위 상태가 도 7에 도시한 바와 같은 특성을 갖고 있다. 곡선(40, 42)은 P 웰에 의한 전위 장벽이 수직 시프트 레지스터로부터 수평 시프트 레지스터로 높아지는 것을 표현하고 있다. 이에 의해, 수평 시프트 레지스터에서의 기판 심부로의 전하 배출을 발생시키지 않고, 수직 시프트 레지스터만으로 기판 심부로의 전하 배출을 발생시키도록 기판 전압 Vsub 등의 조건을 설정하는 것이 가능하게 된다.
최근, 예를 들면 디지털 카메라나 사진 촬영 기능이 있는 휴대 전화 등의 CCD 고체 촬상 소자를 이용한 소형 경량의 기기가 개발되고 있다. 소형 경량의 기기에서는 배터리도 소형화되기 때문에, 저소비 전력화가 바람직하다. CCD 고체 촬상 소자에서는 출력 증폭기의 구동에 비교적 큰 전류를 필요로 하므로, 이 부분에서의 소비 전력이 크다. 따라서, 출력 증폭기의 전원 전압 VDD를 저하시키는 것에 의해, CCD 고체 촬상 소자, 또는 촬상 장치 전체로서의 소비 전력을 저감시킬 수 있다.
그러나, 전원 전압 VDD를 저하시키면, 출력 증폭기의 트랜지스터의 동작 불량을 초래하는 문제가 발생한다. 출력 증폭기의 트랜지스터는 드레인에 전원 전압 VDD가 인가되고, 소스가 출력 증폭기로서의 출력점으로 되어 있다. 또한, 출력 증폭기의 트랜지스터는 상술한 바와 같이, CCD 고체 촬상 소자와 동일 기판에 형성되어 있고, 기판측에 CCD 고체 촬상 소자와 마찬가지의 기판 전압 Vsub(예를 들면 5V)가 인가되어 있다. 이 때문에, 기판-드레인 사이의 전위차가 드레인-소스 사이의 전위차보다도 커진다.
또한, 전원 전압 VDD를 저하시키는 것은 도 7에 도시하는 곡선(44)의 전위의 곡선이 얕아지는 것을 의미한다. 그 결과, 소스로부터 채널에 주입된 전자가 드레인측으로 이동하는 것이 아니라, P 웰의 전위의 장벽을 넘어 기판측에 갑자기 모여드는 현상이 일어나기 쉬워진다. 이 때문에, 출력 증폭기(30)의 전원 전압 VDD를 저하시킬 수 없으며, CCD 고체 촬상 소자, 또는 촬상 소자 전체의 소비 전력의 저감이 곤란하게 되었다.
본 발명은 상기 문제점을 해결하기 위해 이루어진 것으로, 전력 소비를 저감시키면서 전하의 누출을 억제할 수 있는 출력부를 구비한 CCD 고체 촬상 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위한 본 발명은, 행렬 배치되는 복수의 수광 화소의 각 열에 대응하여 복수의 수직 시프트 레지스터가 배치됨과 함께, 상기 복수의 수직 시프트 레지스터의 출력측에 수평 시프트 레지스터가 배치되고, 또한 상기 수평 시프트 레지스터의 출력측에 출력부가 배치되는 고체 촬상 소자에 있어서, 일 도전형의 반도체 기판의 일 주면에 역도전형의 반도체 영역이 형성됨과 함께, 상기 반도체 영역에 상기 복수의 수광 화소, 상기 복수의 수직 시프트 레지스터, 상기 수평 시프트 레지스터 및 상기 출력부가 형성되고, 상기 출력부의 상기 반도체 영역이 상기 수평 시프트 레지스터의 반도체 영역보다도 불순물 농도가 높은 것을 특징으로 한다.
또한, 상기 고체 촬상 소자에서, 상기 반도체 기판 위에 형성되고, 상기 수평 시프트 레지스터와 상기 출력부와의 경계에 배치되는 출력 게이트를 더 갖는 것이 적합하다.
또한, 상기 고체 촬상 소자에서, 상기 수평 시프트 레지스터의 반도체 영역이 상기 복수의 수광 화소 및 상기 복수의 수직 시프트 레지스터의 반도체 영역보다도 불순물 농도가 높은 것을 특징으로 한다.
본 발명에 따르면, 상기 수평 시프트 레지스터의 반도체 영역보다도 상기 출력부의 반도체 영역의 불순물 농도를 높이는 것에 의해, 상기 출력부의 반도체 영역은 완전하게 공핍화되지는 않게 되거나, 또는 공핍화해도 상기 수평 시프트 레지스터의 반도체 영역에 대하여 보다 높은 전위 장벽을 형성하게 된다. 그 때문에, 상기 출력부의 반도체 영역과 상기 수평 시프트 레지스터의 반도체 영역에 상호 다 른 불순물 농도를 설정할 수 있으므로, 상기 출력부에서의 전하의 누출 및 수평 시프트 레지스터에서의 전송 효율의 열화등 모두 방지할 수 있다.
마찬가지로, 상기 복수의 수광 화소 및 상기 복수의 수직 시프트 레지스터의 반도체 영역보다도 상기 수평 시프트 레지스터의 반도체 영역의 불순물 농도를 높이는 것에 의해, 상기 수광 화소 및 상기 수직 시프트 레지스터로부터 상기 수평 시프트 레지스터에 정보 전하를 높은 효율로 전송할 수 있다. 또, 상기 수평 시프트 레지스터의 반도체 영역의 공핍층이 소자 표면의 산화막의 결함 준위에 트랩되는 것을 방지할 수 있으며, 정보 전하의 전송을 안정적으로 행하는 것이 가능하게 된다.
상기 과제를 해결하기 위한 본 발명의 다른 형태는 행렬 배치되는 복수의 수광 화소의 각 열에 대응하여 복수의 수직 시프트 레지스터가 배치됨과 함께, 상기 복수의 수직 시프트 레지스터의 출력측에 수평 시프트 레지스터가 배치되고, 또한 상기 수평 시프트 레지스터의 출력측에 출력부가 배치되는 고체 촬상 소자의 제조 방법에 있어서, 일 도전형의 반도체 기판의 일 주면에 제1 불순물 농도를 갖는 역도전형의 제1 반도체 영역을 형성하는 제1 공정과, 상기 반도체 기판의 일 주면에 상기 제1 불순물 농도보다도 농도가 높은 제2 불순물 농도를 갖는 역도전형의 제2 반도체 영역을 형성하는 제2 공정과, 상기 제1 반도체 영역에 상기 수평 시프트 레지스터를 형성함과 함께, 상기 제2 반도체 영역에 상기 출력부를 형성하는 제3 공정을 포함하는 것을 특징으로 한다.
또한, 상기 고체 촬상 소자의 제조 방법에 있어서, 상기 반도체 기판의 일 주면에 상기 제1 불순물 농도보다도 농도가 낮은 제3 불순물 농도를 갖는 제3 반도체 영역을 형성하는 제4 공정을 더 포함하고, 상기 제4 공정은, 상기 제3 반도체 영역에 상기 복수의 수광 화소 및 상기 복수의 수직 시프트 레지스터를 형성하는 것이 적합하다. 또한, 상기 고체 촬상 소자의 제조 방법에 있어서, 상기 제1 및 제2 반도체 영역은 상기 불순물이 단계적으로 주입되고, 상기 제1 내지 제3 반도체 영역에 대한 상기 불순물의 주입이 적어도 1회 공통으로 행해지는 것이 적합하다.
본 발명에 따르면, 상기 제1 반도체 영역에 상기 수평 시프트 레지스터를 형성하고, 상기 제1 반도체 영역보다도 불순물 농도가 높은 상기 제2 반도체 영역에 상기 출력부를 형성하는 것에 의해, 상기 제2 반도체 영역은 완전하게 공핍화되지는 않게 되거나, 또는 공핍화해도 상기 제1 반도체 영역에 대하여 보다 높은 전위 장벽을 형성하게 되며, 상기 출력부에서의 전하의 누출 및 수평 시프트 레지스터에서의 전송 효율의 열화 등 모두 방지할 수 있다.
마찬가지로, 상기 제1 반도체 영역보다도 불순물 농도가 낮은 상기 제3 반도체 영역에 상기 복수의 수광 화소 및 상기 복수의 수직 시프트 레지스터를 형성하는 것에 의해, 상기 수광 화소 및 상기 수직 시프트 레지스터로부터 상기 수평 시프트 레지스터에 정보 전하를 높은 효율로 전송할 수 있다. 또, 상기 제2 반도체 영역의 공핍층이 소자 표면의 산화막의 결함 준위에 트랩되는 것을 방지할 수 있으며, 정보 전하의 전송을 안정적으로 행하는 것이 가능하게 된다.
이어서, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다. 이하, 프레임 전송 방식의 CCD 고체 촬상 소자에서의 실시예를 설명한다. 프레임 전송 방식 의 CCD 고체 촬상 소자의 개략의 구성은 도 4에 도시한 바와 같으며, 이것을 원용한다. 프레임 전송 방식의 CCD 고체 촬상 소자는 촬상부 i, 축적부 s, 수평 전송부 h 및 출력부 d를 갖는다. 촬상부 i는 수직 방향으로 연장하고, 상호 평행하게 배열된 복수의 시프트 레지스터로 이루어지고, 각 시프트 레지스터의 각 비트가 포토 확산으로서 기능하여 수광 화소를 구성한다. 축적부 s는 촬상부 i의 시프트 레지스터에 연속하는 차광된 복수의 시프트 레지스터로 이루어지며, 각 시프트 레지스터의 각 비트가 축적 화소를 구성한다. 수평 전송부 h는 수평 방향으로 연장하는 단일의 시프트 레지스터로 이루어지며, 각 비트에 축적부 s의 시프트 레지스터의 출력이 접속된다. 출력부 d는 수평 전송부 h로부터 전송 출력되는 전하를 일시적으로 축적하는 용량 및 그 용량에 축적된 전하를 배출하는 리세트 트랜지스터를 포함한다. 이에 의해, 촬상부 i의 각 수광 화소에 축적되는 정보 전하는 각 화소마다 독립하여 축적부 s의 축적 화소로 전송된 후, 1 행씩 축적부 s로부터 수평 전송부 h로 전송되고, 또한 1 화소 단위로 수평 전송부 h로부터 출력부 d로 전송된다. 그리고, 출력부 d에서 1 화소마다의 전하량이 전압값으로 변환되고, 그 전압값의 변화가 CCD 출력으로서 외부 회로로 공급된다.
도 1은 수평 시프트 레지스터(H-REG)의 전하의 전송 방향을 따른 개략의 단면도로서, 수평 시프트 레지스터의 출력단 근방의 단면과, 출력부의 일부를 이루는 부유 확산층(FD : 18) 및 리세트 드레인(RD : 20)이 도시되어 있다. 수직 시프트 레지스터(V-REG)의 전하의 전송 방향을 따른 개략의 단면도는 도 5와 동일하며, 이것을 원용한다.
N형의 실리콘 기판(2)에는 P형 불순물이 이온 주입, 확산되고, 그 후 기판(2)의 표면에 N형 불순물이 주입, 확산된다. 이에 의해, 기판(2)의 표면 영역에는 이후에 주입, 확산된 N형 불순물로 이루어지는 N형 확산층인 N 웰(NW : 4)이 형성된다. 또한, N형 불순물보다 먼저 행해지는 P형 불순물의 이온 주입, 확산에 의해, N 웰(4)과 기판 본래의 N형 불순물층(6)(Nsub)과의 사이에는 P형 확산층인 P 웰(PW)이 형성된다. 본 실시예에서는 P 웰을 형성하는 P형 불순물의 이온 주입은 주입하는 영역을 바꾸어 3회 행해진다. 그 결과, 상호 불순물 농도가 다른 3 종류의 P 웰(8, 10, 60)이 형성된다. P 웰(8)은 촬상부 i 및 축적부 s에 형성되고, 3 종류의 P 웰 중 가장 불순물 농도가 낮다. P 웰(10)은 수평 전송부 h에 형성되어, 중간의 불순물 농도를 갖는다. P 웰(60)은 출력부 d에 형성되며, 가장 불순물 농도가 높다. 도 5에는 P 웰(8, 10)이 도시되어 있고, 도 1에는 P 웰(10, 60)이 도시되어 있다.
기판의 표면 위에는 산화막(도시하지 않음)을 개재하여 전극이 배치된다. 축적부 s의 수직 시프트 레지스터에는 4상의 수직 전송 클럭 φS1∼φS4에서 구동되는 전극군(12-1∼12-4)이 형성되고, 수평 시프트 레지스터에는 2상의 수평 전송 클럭 φH1, φH2에서 구동되는 전극군(14-1, 14-2)이 형성된다. 전극군에 순서대로 정전압을 인가하는 것에 의해, 전극 하의 N 웰(4)에 형성되는 전위 웰이 이동하고, 그것에 연동하여 전위 웰에 축적되는 정보 전하도 이동한다. 예를 들면, 도 5에서는 전하는 수직 시프트 레지스터 내부를 우측 방향으로 순차적으로 전송되고, 수평 시프트 레지스터의 전극(14-1) 하에 형성되는 전위 웰에 판독된다. 또한 도 1에서는, 전하는 수평 시프트 레지스터 내부를 좌측 방향으로 순차적으로 전송되며, 직류 전압이 인가된 출력 게이트(OG : 16)의 아래를 경유하여 부유 확산층(18)으로 전송된다.
부유 확산층(18)은 N+ 확산층이고, 부유 확산층(18) 및 이것에 접합된 P 웰은 부유 확산을 형성하고, 또한 부유 확산층(18), 리세트 드레인(20) 및 리세트 게이트(RG : 22)가 리세트 트랜지스터를 구성한다. 리세트 드레인(20)은 N+ 확산층에서 형성된다. 리세트 드레인(20)은 일정한 플러스의 전위 VRD로 유지된다. 여기서는 리세트 드레인 전압 VDD로서 전원 전압 VDD를 인가할 수 있다. 리세트 게이트(22)에 인가되는 리세트 클럭 φR에 의해 리세트 게이트(22) 아래의 채널이 온 상태로 되면, 부유 확산층(18)의 전위도 리세트 드레인 전압 VRD로 설정되고, 부유 확산의 PN 접합은 역 바이어스된다. 리세트 게이트(22)가 오프된 상태에서는, 부유 확산의 PN 접합은 전기적으로 부유 상태가 된다. 여기에, 수평 시프트 레지스터로부터 정보 전하를 부유 확산층(18)으로 이동시키면, 그 정보 전하는 PN 접합 용량에 일시적으로 축적되며, 그 전하량에 대응하여 부유 확산층(18)의 전위가 변동한다. 이 전위 변동은 출력 증폭기(30)에서 검출 및 증폭되어, 출력 증폭기의 출력 VOUT가 CCD 출력으로 된다.
출력 증폭기(30)는 기판(2)에 형성되는 MOS 트랜지스터를 이용하여, 예를 들 면 3단 소스 팔로워 회로로 구성된다. 출력 증폭기(30)의 구동 트랜지스터(32) 및 부하 트랜지스터(34)의 드레인, 소스는 기판(2)의 표면에 형성된 N+ 확산층으로 구성되며, 이들 사이의 기판 반도체 영역에 형성되는 채널은 게이트 산화막 위에 폴리실리콘 전극층으로 형성된 게이트 전극을 이용하여 제어된다. 본 실시예에서는 출력부 d의 리세트 드레인(20)이나 출력 증폭기(30)의 구동 트랜지스터(32)의 드레인 확산층에 인가되는 전원 전압 VDD는 저소비 전력화 때문에, 종래보다 저전압(예를 들면 2.9V)으로 된다.
또한, N형 기판(2)에 형성된 P 웰, N 웰에 의해, 기판 깊이 방향으로 NPN 구조가 형성되고, 이것을 이용하여, 촬상부 i 및 축적부 s에서는 기판 표면의 불필요한 전하를 기판 이면으로 배출할 수 있다. 도 2는 기판 깊이 방향의 전위 분포를 도시하는 모식도이다. 도 2는 종래 기술의 도 7에 대응하는 것으로, 그 종축, 횡축은 도 7과 마찬가지이다. 전위 분포 곡선(70)은 촬상부 i 또는 축적부 s를 구성하는 수직 시프트 레지스터에 대응하는 것으로, N 웰(4), P 웰(8) 및 Nsub(6)으로 이루어지는 NPN 구조에서의 전위 분포를 나타낸다. 전위 분포 곡선(72)은 수평 전송부 h(H-REG)에 대응하는 것으로, N 웰(4), P 웰(10) 및 Nsub(6)로 이루어지는 NPN 구조에서의 전위 분포를 나타낸다. 또한, 전위 분포 곡선(74)은 출력부 d 내의 전원 전압 VDD가 인가되는 N+ 확산층, P 웰(60) 및 Nsub(6)로 이루어지는 NPN 구조에서의 전위 분포를 나타낸다.
곡선(70, 72)은 수직 시프트 레지스터 또는 수평 시프트 레지스터의 전송 전극(12, 14)에 온 상태로 대응하는 정전압 VS, HS로서 종래보다 저전압의 예를 들면 2.9V를 인가하여 P 웰과 N 웰(4)과의 사이를 역 바이어스 상태로 하고, 또한 전송 채널이 완전 공핍화되어 있는 상태를 나타낸다. 종래와의 대비를 용이하게 하기 위해, 도 2에는 수직 시프트 레지스터의 전송 전극(12)에 5V를 인가한 경우의 곡선(40)도 도시하고 있다. 또, 임의의 전위 분포 곡선 모두, 기판 이면에 소정의 정전압 Vsub로서 예를 들면 8V를 인가하고, P 웰과 Nsub(6)과의 사이가 역 바이어스 상태로 된 모습을 도시하고 있다.
수직 시프트 레지스터 하의 P 웰(8)과 수평 시프트 레지스터 하의 P 웰(10)과의 불순물 농도 차에 의해, N 웰(4)로부터 Nsub(6)로의 전자의 이동에 대한 P 웰의 전위 장벽은 수직 시프트 레지스터보다 수평 시프트 레지스터로써 높아지도록 구성된다. 이 차에 의해, 종형 오버 플로우 드레인 동작 및 전자 셔터 동작에서, 촬상부 i 및 축적부 s에서는 정보 전하가 Nsub(6)로 배출할 수 있는 한편, 그 동작 시에 수평 전송부 h에서는 정보 전하의 배출을 방지할 수 있다. 또, P 웰(10)의 불순물 농도는 과도하게 높이면, N 웰(4)의 전위 웰, 즉 기판 깊이 방향의 전위 분포의 극소값이 기판 표면측으로 이동하여, 기판과 기판 표면과의 계면에 생기는 격자 결함에 전하가 트랩되며, 정보 전하의 전송 효율이 열화되는 문제를 발생시킨다. 이 때문에, P 웰(10)의 불순물 농도는 정보 전하가 게이트 산화막과의 계면에 접하지 않을 정도의 농도로 설정된다.
또한, 전원 전압 VDD의 저전압화에 수반하여, 출력부의 트랜지스터의 N+ 확산층 및 채널의 전위가 얕게 된다. 그 전위는, 전원 전압 VDD와 동일한 전압을 전송 전극(14)에 인가한 경우의 수평 시프트 레지스터의 전송 채널의 전위보다 얕게 된다. 이와 같이 트랜지스터의 N+ 확산층 및 채널의 전위가 얕게 되는 것은 전하의 누출이 발생하기 쉽게 작용하기 때문이다. 따라서, 출력 부하의 P 웰(60)은 수평 시프트 레지스터 하의 P 웰(10)보다 불순물 농도를 높여, 출력부의 N+ 확산층 및 채널과 Nsub(6)과의 사이의 펀치 스루를 방지하고 있다. P 웰(60)의 불순물 농도는 부유 확산층(18)의 전위가 오프 상태에서의 전송 전극(14-1) 하의 전위보다도 깊게 되고, 최종단의 전송 전극으로부터 부유 확산층(18)을 향한 프린지 전계를 충분히 얻을 수 있어 전송 효율이 확보되는 것을 고려하여 결정된다.
도 3은 본 CCD 고체 촬상 소자의 P 웰의 형성 공정을 설명하는 모식적인 소자 상면도이다. N형의 실리콘 기판(2) 표면의 소자 형성 영역에 P형 불순물이 이온 주입되고, 또한 열 확산된다. 이 제1 P형 불순물 도입 공정에 의해, 촬상부 i, 축적부 s, 수평 전송부 h 및 출력부 d가 형성되는 예정의 영역(도 3(a)의 사선 영역)에 제1 P형 확산층이 깊이 방향으로 제1 불순물 프로파일로써 형성된다.
이어서, 수평 전송부 h 및 출력부 d가 형성되는 예정 영역(도 3의 (b)의 사선 영역)에 개구를 갖는 레지스트 패턴을 기판(2)의 표면에 형성하고, 이것을 마스크로 하여 P형 불순물의 2회째의 이온 주입을 행한다. 이 제2 P형 불순물 도입 공 정에 의해, 수평 전송부 h 및 출력부 d를 형성하는 영역 아래에, 먼저 형성되어 있는 제1 불순물 프로파일과 합성된 제2 불순물 프로파일을 갖는 제2 P형 확산층이 형성된다.
그 후 또한, 출력부 d가 형성되는 예정 영역(도 3의 (c)의 사선 영역)에 개구를 갖는 레지스트 패턴을 기판(2)의 표면에 형성하고, 이것을 마스크로 하여 P형 불순물의 3회째의 이온 주입을 행하여, 열 확산 처리를 실시한다. 이 제3 P형 불순물 도입 공정에 의해, 출력부 d를 형성하는 영역 아래에 먼저 형성되어 있는 제2 불순물 프로파일과 합성된 제3 불순물 프로파일을 갖는 제3 P형 확산층이 형성된다. 여기서, 수평 시프트 레지스터 출력단에 접하는 P 웰(60)의 경계는 최종적으로 출력 게이트(16) 아래에 위치하도록, 이온 주입의 마스크 및 열 확산 등이 설계된다.
이상과 같이 3 단계에서 제1∼제3 P형 확산층을 형성한 후, 이들 P형 확산층에 중첩되어 N형 불순물을 이온 주입하고, P형 확산층보다도 얕은 깊이까지 확산된다. 이에 의해 기판 표면 가까이에 형성된 N형 확산층이 N 웰(4)을 구성한다. 또한 N형 확산층보다 깊은 부분에 남은 제1∼제3 P형 확산층 각각이 P 웰(8, 10, 60)로 된다.
이후의 공정은 기본적으로 종래와 마찬가지이다. 구체적으로 설명하면, 소정의 레지스트 패턴을 마스크로 하여 고농도의 P형 불순물을 이온 주입하고, 분리 영역(채널 스톱)을 형성한다. 분리 영역 및 N 웰(4)을 피복하여 기판(2)의 표면에 게이트 산화막을 형성한다. 게이트 산화막 위에 폴리실리콘막을 적층하고, 이 폴 리실리콘막을 패터닝하여 복수의 전송 전극(12, 14)을 형성한다.
본 발명의 CCD 고체 촬상 소자에 의하면, 출력부의 전원 전압을 저하시켜 소비 전력을 저감시켜도, 기판 표면에 형성된 출력부와 기판 이면과의 사이의 전하의 누출이 억제된다.

Claims (6)

  1. 행렬 배치되는 복수의 수광 화소의 각 열에 대응하여 복수의 수직 시프트 레지스터가 배치됨과 함께, 상기 복수의 수직 시프트 레지스터의 출력측에 수평 시프트 레지스터가 배치되고, 또한 상기 수평 시프트 레지스터의 출력측에 출력부가 배치되는 고체 촬상 소자에 있어서,
    일 도전형의 반도체 기판의 일 주면에 역도전형의 웰 영역이 형성됨과 함께, 상기 웰 영역에 상기 복수의 수광 화소, 상기 복수의 수직 시프트 레지스터, 상기 수평 시프트 레지스터 및 상기 출력부가 형성되고, 상기 출력부의 웰 영역이 상기 수평 시프트 레지스터의 웰 영역보다도 불순물 농도가 높은 것을 특징으로 하는 고체 촬상 소자.
  2. 제1항에 있어서,
    상기 반도체 기판 위에 형성되고, 상기 수평 시프트 레지스터와 상기 출력부와의 경계에 배치되는 출력 게이트를 더 갖는 것을 특징으로 하는 고체 촬상 소자.
  3. 제1항 또는 제2항에 있어서,
    상기 수평 시프트 레지스터의 웰 영역이 상기 복수의 수광 화소 및 상기 복수의 수직 시프트 레지스터의 웰 영역보다도 불순물 농도가 높은 것을 특징으로 하는 고체 촬상 소자.
  4. 행렬 배치되는 복수의 수광 화소의 각 열에 대응하여 복수의 수직 시프트 레지스터가 배치됨과 함께, 상기 복수의 수직 시프트 레지스터의 출력측에 수평 시프트 레지스터가 배치되고, 또한 상기 수평 시프트 레지스터의 출력측에 출력부가 배치되는 고체 촬상 소자의 제조 방법에 있어서,
    일 도전형의 반도체 기판의 일 주면에 제1 불순물 농도를 갖는 역도전형의 제1 웰 영역을 형성하는 제1 공정과,
    상기 반도체 기판의 일 주면에 상기 제1 불순물 농도보다도 농도가 높은 제2 불순물 농도를 갖는 역도전형의 제2 웰 영역을 형성하는 제2 공정과,
    상기 제1 웰 영역에 상기 수평 시프트 레지스터를 형성함과 함께, 상기 제2 웰 영역에 상기 출력부를 형성하는 제3 공정을 포함하는 것을 특징으로 하는 고체 촬상 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 반도체 기판의 일 주면에 상기 제1 불순물 농도보다도 농도가 낮은 제3 불순물 농도를 갖는 제3 웰 영역을 형성하는 제4 공정을 더 포함하고,
    상기 제4 공정은, 상기 제3 웰 영역에 상기 복수의 수광 화소 및 상기 복수의 수직 시프트 레지스터를 형성하는 것을 특징으로 하는 고체 촬상 소자의 제조 방법.
  6. 제4항 또는 제5항에 있어서,
    상기 제1 및 제2 웰 영역은, 상기 불순물이 단계적으로 주입되고, 상기 제1 내지 제3 웰 영역에 대한 상기 불순물의 주입이, 적어도 1회 공통으로 행해지는 것을 특징으로 하는 고체 촬상 소자의 제조 방법.
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