KR100695162B1 - 상변화 메모리 및 그 동작 방법 - Google Patents

상변화 메모리 및 그 동작 방법 Download PDF

Info

Publication number
KR100695162B1
KR100695162B1 KR1020050085250A KR20050085250A KR100695162B1 KR 100695162 B1 KR100695162 B1 KR 100695162B1 KR 1020050085250 A KR1020050085250 A KR 1020050085250A KR 20050085250 A KR20050085250 A KR 20050085250A KR 100695162 B1 KR100695162 B1 KR 100695162B1
Authority
KR
South Korea
Prior art keywords
layer
phase change
heat generating
change memory
storage node
Prior art date
Application number
KR1020050085250A
Other languages
English (en)
Inventor
이상목
강윤호
노진서
서동석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050085250A priority Critical patent/KR100695162B1/ko
Priority to JP2006044967A priority patent/JP2007081363A/ja
Priority to US11/359,428 priority patent/US7642540B2/en
Application granted granted Critical
Publication of KR100695162B1 publication Critical patent/KR100695162B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/02—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change
    • G11C13/025—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change using fullerenes, e.g. C60, or nanotubes, e.g. carbon or silicon nanotubes
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8413—Electrodes adapted for resistive heating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/884—Other compounds of groups 13-15, e.g. elemental or compound semiconductors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/50—Resistive cell structure aspects
    • G11C2213/52—Structure characterized by the electrode material, shape, etc.

Abstract

상변화 메모리 및 그 동작 방법에 관해 개시되어 있다. 여기서 본 발명은 스위칭 소자, 상기 스위칭 소자에 연결된 스토리지 노드를 포함하는 상변화 메모리에 있어서, 상기 스토리지 노드는 제1 전극, 제2 전극, 상기 제1 전극과 상기 제2 전극사이의 상변화층 및 상기 제1 전극과 상기 상변화층 사이에 발열 고효율화 수단을 포함하고, 상기 발열 고효율화 수단은 카본나노튜브(CNT)층, 나노파티클(Nanoparticle)층 및 나노 도트(Nanodot)층 중 어느 하나인 것을 특징으로 하는 상변화 메모리 및 그 동작 방법을 제공한다. 상기 발열 고효율화 수단은 단층 또는 복층의 카본나노튜브(CNT)층, 나노파티클(Nanoparticle)층 또는 나노 도트(Nanodot)층일 수 있고, 상기 나노 파티클층은 플러렌층일 수 있다.

Description

상변화 메모리 및 그 동작 방법{Phase change random access memory and method of operating the same}
도 1은 본 발명의 제1 실시예에 의한 상변화 메모리의 단면도이다.
도 2는 도 1의 하부전극 콘택층, 플러렌(fullerene)층 및 상변화층의 일부 영역을 확대한 단면도이다.
도 3 내지 도 5는 각각 본 발명의 제2 내지 제4 실시예에 의한 상변화 메모리의 단면도이다.
도 6은 본 발명의 실시예에 의한 상변화 메모리의 저항-전류 특성을 나타낸 그래프이다.
도 7은 본 발명의 실시예에 의한 상변화 메모리의 저항-전류 특성의 재현성을 나타낸 그래프들이다.
도 8은 본 발명의 실시예에 의한 상변화 메모리의 동작 방법을 나타낸 단면도들이다.
*도면의 주요 부분에 대한 부호설명*
40:기판 42:게이트 산화막
44:게이트 46, 54:제1 및 제2 층간 절연층
48:콘택홀 52:하부전극
50:도전성 플러그 58:하부전극 콘택층
60, 70, 80, 90:플러렌(fullerene)층
61:상변화층 62:상부전극
70a, 70b:제1 및 제2 플러렌층
85:절연층 100:비정질 영역
S1, D1:제1 및 제2 불순물 영역
1. 발명의 분야
본 발명은 반도체 메모리 소자 및 동작 방법에 관한 것으로써, 보다 자세하게는 상변화 메모리(PRAM) 및 그 동작 방법에 관한 것이다.
2. 관련기술의 설명
상변화 메모리(PRAM)에서 데이터가 기록되는 상변화층은 가열되는 온도와 냉각되는 속도에 따라 결정상 또는 비정질상이 된다. 상기 상변화층이 결정상일 때, 스토리지 노드의 저항은 낮고, 비정질일 때 높다. PRAM은 상변화층이 결정상일 때와 비정질상일 때, 상기 상변화층을 통과하는 전류 저항이 다른 점을 이용하여 데이터를 기록하고 읽는 불휘발성 메모리 소자이다.
현재의 PRAM에서 이슈가 되는 문제는 상변화층을 비정질화시키는데 필요한 리세트 전류(Ireset)가 크다는 것이다.
한 개의 Cell이 하나의 상변화층을 포함하는 스토리지 노드와 하나의 트랜지스터로 이루어진 기존의 PRAM의 집적도를 높이기 위해서는 스토리지 노드와 트랜지스터 각각의 크기를 줄여야 한다.
그런데 트랜지스터의 사이즈를 줄일 경우, 트랜지스터가 수용할 수 있는 최대 전류도 작아진다. 리세트 전류가 트랜지스터의 최대 전류보다 큰 경우에는 상변화에 의한 데이터 저장이 불가능하다. 따라서 PRAM의 리세트 전류를 줄이지 않고는 PRAM의 집적도를 높이기 어렵다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래의 문제점을 개선하기 위한 것으로써, 리세트 전류(Ireset)를 낮출 수 있는 발열 고효율화 수단을 포함하는 상변화 메모리를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 이러한 상변화 메모리의 동작 방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 스위칭 소자, 상기 스위칭 소자에 연결된 스토리지 노드를 포함하는 상변화 메모리에 있어서, 상기 스토리지 노드는 제1 전극, 상변화층, 상기 제1 전극과 상기 상변화층사이에 형성된 발열 고효율화 수단 및 제2 전극을 포함하는 것을 특징으로 하는 상변화 메모리를 제공한다.
이러한 상변화 메모리에서, 상기 발열 고효율화 수단은 카본나노튜브(CNT) 층, 나노파티클(Nanoparticle)층 및 나노 도트(Nanodot)층 중 어느 하나일 수 있다.
상기 발열 고효율화 수단은 순차적으로 적층된 적어도 두 개의 층을 포함할 수 있다.
상기 나노 파티클층은 플러렌층일 수 있다.
상기 나노 파티클층 또는 상기 나노 도트층은 실리콘화합물, 탄소 화합물, 산화물 및 질소 화합물 중 어느 하나로 구성될 수 있다.
상기 플러렌층은 C60층, C70층, C76층, C78층 및 C84층 중 어느 하나일 수 있다. 또한, 상기 플러렌층은 내부에 금속원자를 포함하는 금속 엔도히드럴층(Metal Endohedral)층일 수도 있다. 이때, 상기 금속원자는 La, Er, Gd, Ho, Nd을 포함하는 란탄(Latanide) 계열 원소일 수 있다.
상기 발열 고효율화 수단은 상기 상변화층의 밑면 전체로 확장될 수 있다.
상기 스토리지 노드는 상기 제1 전극 상에 형성되고 상부면에 상기 발열 고효율화 수단이 구비되는 제1 전극 콘택층을 더 포함할 수 있다.
상기 발열 고효율화 수단은 상기 제1 전극 콘택층의 상부면의 일부 영역에 존재하고, 상기 상부면의 나머지는 절연막으로 덮일 수 있다.
상기 발열 고효율화 수단은 상기 제1 전극 콘택층의 상부로부터 소정 깊이 내부에 존재하며 상변화층과 접촉할 수 있다.
상기 스토리지 노드는 상기 발열 고효율화 수단과 상변화층이 한 쌍을 이루어 복수층으로 형성된 것일 수 있다.
상기 스토리지 노드는 상기 발열 고효율화 수단과 상변화층이 한 쌍을 이루어 복수층으로 형성되는 경우 마지막 층이 상기 발열 고효율화 수단일 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 스위칭 소자, 상기 스위칭 소자에 연결된 스토리지 노드를 포함하고, 상기 스토리지 노드는, 제1 전극, 상변화층, 상기 제1 전극과 상기 상변화층 사이에 형성된 발열 고효율화 수단 및 제2 전극을 구비하는 상변화 메모리의 동작 방법에 있어서, 상기 스위칭 소자를 온(ON) 상태로 유지하는 단계 및 상기 스토리지 노드에 소정의 전류를 인가하는 단계를 포함하는 것을 특징으로 하는 상변화 메모리의 동작 방법을 제공한다.
이 동작 방법에서, 상기 소정의 전류는 리세트 전류, 세트 전류 및 읽기 전류 중 어느 하나일 수 있다.
상기 리세트 전류를 인가한 후, 상기 스토리지 노드에 상기 리세트 전류의 인가 시간보다 긴 시간 동안 세트 전류를 인가할 수 있다.
상기 소정의 전류가 상기 읽기 전류일 때, 상기 읽기 전류를 인가하여 상기 스토리지 노드의 저항을 측정하고, 측정된 저항을 기준 저항과 비교할 수 있다.
상기 발열 고효율화 수단은 카본나노튜브(CNT)층, 나노파티클(Nanoparticle)층 및 나노 도트(Nanodot)층 중 어느 하나일 수 있다.
또한, 상기 발열 고효율화 수단은 순차적으로 적층된 적어도 두 개의 층을 포함할 수 있다.
상기 나노파티클층은 플러렌층일 수 있다. 또한, 상기 나노 파티클층 또는 상기 나노 도트층은 실리콘화합물, 탄소 화합물, 산화물 및 질소 화합물 중 어느 하나로 구성될 수 있다. 또한, 상기 플러렌층은 C60층, C70층, C76층, C78층 및 C84층 중 어느 하나일 수 있다.
상기 플러렌층은 내부에 금속원자를 포함하는 금속 엔도히드럴(Metal Endohedral)층일 수 있다. 이때, 상기 금속원자는 La, Er, Gd, Ho, Nd을 포함하는 란탄(Latanide) 계열일 수 있다.
상기 발열 고효율화 수단은 상기 상변화층의 밑면 전체로 확장될 수 있다.
상기 스토리지 노드는 상기 제1 전극 상에 형성되고 상부면에 상기 발열 고효율화 수단이 구비되는 제1 전극 콘택층을 더 포함할 수 있다.
상기 발열 고효율화 수단은 상기 제1 전극 콘택층의 상부면의 일부 영역에 존재하고, 상기 상부면의 나머지는 절연막으로 덮일 수 있다.
상기 발열 고효율화 수단은 상기 제1 전극 콘택층의 상부로부터 소정 깊이 내부에 존재하며 상변화층과 접촉할 수 있다.
상기 스토리지 노드는 상기 발열 고효율화 수단과 상변화층이 한 쌍을 이루어 복수층으로 형성될 수 있고, 이때는 마지막 층이 상기 발열 고효율화 수단일 수 있다.
이러한 본 발명을 이용하면, PRAM의 리세트 전류를 낮출 수 있다. 곧, 상변화층을 통과하는 전류는 발열 고효율화 수단을 통과하면서 발열 고효율화 수단의 높은 비저항과 낮은 열전도도로 인하여 종래보다 작은 전류에서도 상변화층의 상기 발열 고효율화 수단층에 접한 부분의 온도는 상변화층의 녹는 점 이상이 되어 상기 발열 고효율화 수단층에 접한 상변화층은 비정질화 된다.
이하, 본 발명의 실시예에 의한 발열 고효율화 수단을 포함하는 상변화 메모리(PRAM) 및 그 동작 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
먼저, 본 발명의 제1 실시예에 의한 PRAM(이하, 제1 PRAM)을 설명한다.
도 1을 참조하면, 제1 PRAM의 기판(40)에 도전성 불순물, 예컨대 n형 불순물이 도핑된 제1 및 제2 불순물 영역(S1, D1)이 주어진 간격으로 존재한다. 기판(40)은, 예컨대 p형 실리콘 기판일 수 있다. 제1 및 제2 불순물 영역(S1, D1)은 다양한 형태를 가질 수 있다. 제1 및 제2 불순물 영역(S1, D1) 중 어느 하나, 예를 들면 제1 불순물 영역(S1)은 소오스 영역일 수 있고, 나머지 영역은 드레인 영역일 수 있다. 제1 및 제2 불순물 영역(S1, D1)사이의 기판(40) 상에 게이트 산화막(42)이 존재하고, 게이트 산화막(42) 상에 게이트(44)가 형성되어 있다. 기판(40)과 제1 및 제2 불순물 영역(S1, D1)과 게이트(44)는 전계 효과 트랜지스터를 구성한다. 이러한 전계 효과 트랜지스터는 PN 접합 다이오드로 대체될 수 있다.
계속해서, 기판(40) 상으로 상기 트랜지스터를 덮는 제1 층간 절연층(46)이 형성되어 있다. 제1 층간 절연층(46)에 제1 불순물 영역(S1)이 노출되는 콘택홀(48)이 형성되어 있다. 콘택홀(48)은 제1 불순물 영역(S1) 대신, 제2 불순물 영역(D1)이 노출되는 위치에 형성될 수도 있다. 콘택홀(48)은 도전성 플러그(50)로 채워져 있다. 제1 층간 절연층(46) 상에 도전성 플로그(50)의 노출된 상부면을 덮는 하부전극(52)이 존재한다. 하부 전극(52)은 패드층 역할도 겸한다. 제1 층간 절연 층(46) 상에 하부전극(52)을 덮는 제2 층간 절연층(54)이 존재하고, 제2 층간 절연층(54)에는 하부전극(52)의 상부면이 노출되는 콘택홀(56)이 형성되어 있다. 제2 층간 절연층(54)은 제1 층간 절연층(46)과 동일한 절연층일 수 있다. 콘택홀(56)은 하부전극 콘택층(58)으로 채워져 있다. 제2 층간 절연층(54) 상에 하부전극 콘택층(58)의 상부면을 덮는 플러렌층(60)이 존재한다. 플러렌층(60) 상에 상변화층(61)과 상부전극(62)이 순차적으로 적층되어 있다. 상변화층(61)은, 예를 들면 GST층일 수 있다. 하부전극(52)과 하부전극 콘택층(58), 플러렌층(60), 상변화층(61) 및 상부전극(62)은 비트 데이터가 저장되는 스토리지 노드를 구성한다. 하부전극(52)이 플러렌층(60)과 직접 접촉될 경우, 상기 스토리지 노드에서 하부전극 콘택층(58)은 제외할 수 있다.
도 2는 도 1의 하부전극 콘택층(58), 플러렌층(60) 및 상변화층(62)의 일부를 포함하는 부분(60p)을 확대하여 보여준다.
도 2를 참조하면, 플러렌층(60)은 단일층(monolayer)으로써, 복수의 플러렌(60f)을 포함한다. 전류가 플러렌층을 통과할 때의 저항은 플러렌층이 없는 경우와 비교하여 크다. 작은 영역에 존재하는 높은 저항 영역은 그 영역에서의 주울열의 증가를 의미하는 바, 상변화층(61)과 하부전극 콘택층(58)사이에서 발생되는 주울열은 플러렌층(60)이 존재하지 않을 때보다 증가한다. 또한, 플러렌층의 열전도도는 상대적으로 매우 낮으므로, 발생한 열의 손실을 최소화할 수 있다. 그러므로 전류(I)가 리세트 전류(Ireset)일 경우, 종래보다 리세트 전류를 낮추더라도 하부전극 콘택층(58)과 상변화층(61)사이에서 종래와 같은 주울열이 발생된다. 이렇게 해 서 상변화층(61)의 플러렌층(60)에 접한 부분은 상변화 온도, 곧 녹는 점 이상이 되어 비정질 상태가 된다.
상술한 바로 보면, 플러렌층(60)은 발열량을 증가시키고, 열의 손실을 줄이는 수단, 예컨대 발열 고효율화 수단으로 작용하는 것을 알 수 있다. 상기 발열 고효율화 수단은 카본나노튜브(CNT)층, 나노 파티클(Nanoparticle)층 및 나노 도트(Nanodot)층으로 이루어진 군 중에서 선택된 어느 하나일 수 있다. 상기 나노 파티클층은, 예를 들면 플러렌층(60)일 수 있다. 플러렌(60f)는 C60, C70, C76, C78 및 C84 중 어느 하나일 수 있다. 플러렌층(60)은 또한 내부에 금속원자를 포함하는 메탈 엔도히드럴(Metal Endohedral)층일 수 있다. 이때, 상기 금속원자는 La, Er, Gd, Ho, Nd을 포함하는 란탄(Latanide) 계열일 수 있다. 그리고 상기 나노 파티클층 또는 상기 나노 도트층은 실리콘화합물, 탄소 화합물, 산화물 및 질소 화합물 중 어느 하나로 구성될 수 있다.
다음, 본 발명의 제2 실시예에 의한 PRAM(이하, 제2 PRAM)에 대해 설명한다.
도 3을 참조하면, 상기 제2 PRAM은 제2 층간 절연층(54) 상에 하부전극 콘택층(58)의 노출된 상부면을 덮는 플러렌층(70)을 구비한다. 플러렌층(70)은 순차적으로 적층된 제1 및 제2 플러렌층(70a, 70b)을 포함한다. 제1 플러렌층(70a)은 상기 제1 PRAM의 플러렌층(60)일 수 있다. 제2 플러렌층(70b)은 제1 플러렌층(70a)과 동일한 것이 바람직하나, 다를 수 있다. 예를 들면, 제1 플러렌층(70a)이 C60층일 때, 제2 플러렌층(70b)은 C60층, C70층, C76층, C78층 및 C84층 중 어느 하나일 수 있다.
상기 제2 PRAM에서 플러렌층(70)은 3개 이상의 플러렌층을 포함할 수 있는데, 예를 들면 제1 및 제2 플러렌층(70a, 70b)을 포함해서 총 20개 정도의 플러렌층을 포함할 수 있다. 플러렌층(70)이 이와 같이 순차적으로 적층된 복수의 플러렌층을 포함하는 경우, 플러렌층(70)을 통과하는 전류의 저항은 단층인 상기 제1 PRAM의 플러렌층(60)보다 높아진다. 따라서 상기 제1 및 제2 PRAM에 동일한 전류가 인가될 때, 상기 제1 PRAM의 플러렌층(60)의 발열량보다 상기 제2 PRAM의 플러렌층(70)의 발열량이 크게 된다. 그러므로 상기 제2 PRAM의 리세트 전류는 상기 제1 PRAM의 리세트 전류보다 작아진다.
이와 관한 본 발명자의 실험에 따르면, 단층의 플러렌층(60)을 구비하는 상기 제1 PRAM의 경우, 리세트 전류는 ~0.4mA 정도인 반면, 복층의 플러렌층(70)을 구비하는 상기 제2 PRAM의 경우, 리세트 전류는 ~0.26mA 정도였다.
플러렌층(70)이 복층인 것을 제외하고, 상기 제2 PRAM의 다른 부분은 상기 제1 PRAM과 동일할 수 있다.
다음, 본 발명의 제3 실시예에 의한 PRAM(이하, 제3 PRAM)에 대해 설명한다.
도 4를 참조하면, 상기 제3 PRAM에서 하부전극 콘택층(58)은 제2 층간 절연층(54)의 상부면보다 주어진 두께만큼 낮게 채워져 있다. 이렇게 해서 비어홀(56)의 상층부는 상기 주어진 두께만큼 비게 되는데, 비어홀(56)의 이러한 빈자리는 플러렌층(80)으로 채워져 있다. 상변화층(61)은 제2 층간 절연층(54) 상에 플러렌층(80)의 상부면을 덮도록 형성되어 있다. 플러렌층(80)은 상기 제1 PRAM의 플러렌층(60)과 동일할 수 있다. 상기 제3 PRAM의 다른 부분은 상기 제1 PRAM과 동일할 수 있다.
다음, 본 발명의 제4 실시예에 의한 PRAM(이하, 제4 PRAM)에 대해 설명한다.
상기 제4 PRAM에서 제2 층간 절연층(54) 상에 절연층(85)이 존재한다. 절연층(85)은, 예를 들면 이산화 규소(SiO2)막일 수 있다. 절연층(85)은 하부전극 콘택층(58)의 상부면의 일부를 덮는다. 곧, 절연층(85)은 하부전극 콘택층(58)의 노출면을 제한한다. 절연층(85)으로 덮이지 않은 하부전극 콘택층(58)의 상부면의 나머지 부분은 플러렌층(90)으로 덮여 있다. 플러렌층(90)은 발열 고효율화 수단으로써, 예를 들면 C60층, C70층, C76층, C78층 및 C84층 중 어느 하나일 수 있다. 절연층(85) 상에 플러렌층(90)을 덮는 상변화층(61)이 형성되어 있다. 상기 제4 PRAM의 다른 부분은 상기 제1 PRAM과 동일할 수 있다.
계속해서, 상술한 본 발명의 실시예에 의한 PRAM의 저항-전류 특성과 재현성에 대해 설명한다.
도 6은 PRAM의 상변화층(61)이 결정상태에 있을 때와 비정질 상태에 있을 때,각각의 경우에 대해서 인가 전류의 변화에 따른 저항의 변화를 보여준다.
도 6에서 제1 그래프(G1)와 제3 그래프(G3)는 상기 본 발명의 PRAM의 상변화층(61)이 초기에 결정 상태일 때, 저항-전류 특성을 나타낸다. 그리고 제2 그래프(G2)는 상기 본 발명의 PRAM의 상변화층(61)이 초기에 비정질 상태일 때, 저항-전류 특성을 나타낸다. 각 그래프(G1, G2, G3)는 초기의 결정 또는 비정질 상태에서 X축에 값에 해당하는 크기의 전류 펄스를 인가한 후, 저항을 측정하여 Y축의 값으로 표시한 것이다.
제1 및 제3 그래프(G1, G3)를 참조하면, 본 발명의 PRAM의 상변화층(61)이 초기에 결정 상태일 때는 PRAM의 저항은 인가 전류, 즉, 전류가 0.3mA가 될 때까지 낮은 값을 유지하고 큰 변화가 없다. 그러나 전류가 0.5mA가 되면서 PRAM의 저항은 크게 증가한다. 이것은 0.4mA 정도의 전류 펄스를 인가했을 때, 결정 상태에서 비정질 상태로 변화하는 상변화가 일어났음을 보여준다. 따라서, 리세트 전류는 0.4mA라고 할 수 있다.
계속해서, 제2 그래프(G2)를 참조하면, 초기에 비정질 상태여서 저항이 높은 PRAM은 전류 펄스가 인가되면서 저항이 점차 낮아지는 것을 알 수 있다. 0.3mA의 전류 펄스가 인가되면 초기에 비정질 상태인 상변화층(61)은 완전히 결정상태로 되어 저항은 상변화층(61)이 초기의 결정상태일 때와 같게 된다. 인가 전류를 0.3mA 이상으로 계속 증가시키면, 비정질 상태에서 결정상태로 바뀐 상변화층(61)은 다시 비정질 상태가 되어 저항이 높아진다.
도 7은 본 발명의 PRAM에 동일한 패턴으로 리세트 전류와 세트 전류를 반복 인가할 때, PRAM의 저항 변화 패턴을 보여준다.
도 7은 PRAM에 동일한 인가 패턴으로 10회 정도 전류를 인가하였을 때, 나타나는 PRAM의 저항 변화 패턴을 보인 것이다.
도 7에서 제1 그래프(G11)는 PRAM에 인가하는 전류를 나타내고, 제2 그래프(G22)는 이러한 전류의 인가 후에 측정한 PRAM의 저항을 나타낸다.
도 7의 제1 및 제2 그래프(G11, G22)를 참조하면, 전류는 소정의 인가 패턴(이하, 전류 인가 패턴)에 따라 반복적으로 인가되고, 이에 대해 나타나는 PRAM의 저항도 반복되는 패턴(이하, 저항 패턴)을 갖는 것을 알 수 있다. 그리고 저항 패턴들은 서로 동일한 것을 알 수 있고, 또한 저항 패턴 주기와 전류 인가 패턴 주기는 일치하는 것을 알 수 있다. 또한, 저항 패턴들을 보면 저항의 최소치들은 물론이고, 최대치들도 거의 같은 값을 갖는 바, 저항 패턴간의 편차가 크지 않음을 알 수 있다. 이러한 결과는 곧 본 발명의 PRAM에 대해 동일 조건하에서 여러 번 최대 및 최소 저항 값을 측정하였을 때, 최대 및 최소 저항 값은 허용 오차 범위내에서 일정하고, 최대 저항과 최소 저항의 차도 허용 오차 범위 내에서 일정함을 의미하는 것으로, 본 발명의 PRAM의 재현성이 우수함을 증거한다.
다음에는 상술한 본 발명의 제1 PRAM의 동작 방법에 대해 설명한다. 이러한 설명은 상기 제2 내지 제4 PRAM에도 동일하게 적용할 수 있다.
본 동작 방법과 관련해서 트랜지스터는 항상 온 상태이므로, 도 8에서는 편의 상 스위칭 소자의 도시는 생략하였다.
<쓰기>
도 8의 (a)도에 도시한 바와 같이, 전체가 결정 상태인 상변화층(61)에 리세트 전류(Ireset) 이상의 전류를 소정의 시간 동안 인가한다. 예를 들어, 도 6의 실시예의 경우에서는 리세트 전류가 약 0.4mA이다. 플러렌층(60)의 존재로 인해 상변화층(61)바로 아래에서 발열 효율이 종래보다 크게 높아진다. 이에 따라 플러렌층(60)에서 많은 열이 발생되고, 이러한 열에 의해 상변화층(61)의 플러렌층(60)에 접한 부분은 순간적으로 상변화온도 이상이 된다. 이 결과, 도 8의 (b)도에 도시한 바와 같이 상변화층(61)에 비정질 영역(100)이 형성된다. 상변화층(61)에 비정질 영역(100)이 형성되면서 상변화층(61)의 전기적 저항은 높아진다.
이와 같이 상변화층(61)에 비정질 영역(100)이 형성되었을 때를 본 발명의 PRAM에 비트 데이트 1이 기록된 것으로 간주한다. 그리고 상변화층(61)의 상기 일부 영역이 결정 영역일 때, 본 발명의 PRAM에 비트 데이트 0이 기록된 것으로 간주한다. 상변화층(61)의 상태와 간주되는 비트 데이터는 반대일 수도 있다.
도 8의 (b)도에 도시한 바와 같이 상변화층(61)에 비정질 영역(90)이 존재하는 상태에서 상변화층(61)에 리세트 전류(Ireset)보다 작은 세기의 세트 전류(Iset)를 인가한다. 이때, 세트 전류(Is)는 리세트 전류(Irs)보다 긴 시간 동안 인가한다.
세트 전류(Iset)가 인가되면서 상변화층(61)의 비정질 영역(100)은 결정 상태로 되어 도 8의 (c)도에 도시한 바와 같이 상변화층(61)은 전체가 결정 상태가 된다. 도 8의 (c)도와 (a)도에서 상변화층(61)의 상태는 동일하다. 따라서 도 8의 (b)도에 도시한 상변화층(61)에 세트 전류(Iset)를 인가하는 과정은 상변화층(61)에 기록된 비트 데이트 1을 소거하는 과정 혹은 상변화층(61)에 비트 데이트 0을 기록하는 과정으로 볼 수도 있다.
<읽기>
상변화층(61)의 상이 바뀌지 않을 정도의 전류를 상변화층(61)을 포함하는 스토리지 노드의 양단에 인가하여 저항을 측정한다. 이렇게 측정한 저항을 기준 저항과 비교하여 상변화층(61)에 기록된 비트 데이터가 1인지 0인지를 판독한다.
따라서 상변화층(61)에 인가되는 읽기 전류는 상기 리세트 전류(Ireset)와 세트 전류(Iset)보다 낮은 것이 바람직하다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 상변화층(61)과 상부전극(62)사이에 하부전극 콘택층(56)과 같은 형태로 상부전극 콘택층을 구비할 수 있을 것이다. 그리고 이와 같은 경우에 상기 상부전극 콘택층과 상변화층(61)사이에도 발열 고효율화 수단, 예를 들어 플러렌층(60)을 구비할 수 있을 것이다. 이때는 플러렌층(60)을 하부전극 콘택층(58)과 상변화층(61)사이 또는 상부전극(62)과 상기 상부전극 콘택층사이에 선택적으로 구비할 수 있을 것이다. 또한, 이와 같은 형태로 플러렌층(60)을 구비함과 아울러 상변화층(61) 자체에 변화를 줄 수도 있을 것이고, 하부전극 콘택층(58) 자체에 변화를 줄 수도 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명의 PRAM에서 상변화층을 통과하는 전류는 발열 고효율화 수단을 통과하면서 발열 고효율화 수단의 높은 비저항과 낮은 열전도도로 인하여, 종래보다 작은 전류에서도 상변화층의 상기 발열 고효율화 수단층에 접한 부분의 온도는 상변화층의 녹는 점 이상이 되어 상기 발열 고효율화 수단층에 접한 상변화층은 비정질화 된다. 그러므로 본 발명의 PRAM에서 리세트 전류는 종래보다 낮출 수 있다. 이와 같이 리세트 전류가 낮아지게 되면, 트랜지스터의 사이즈를 낮 아진 리세트 전류에 맞게 줄일 수 있는 바, PRAM의 집적도 또한 높일 수 있다.

Claims (31)

  1. 스위칭 소자, 상기 스위칭 소자에 연결된 스토리지 노드를 포함하는 상변화 메모리에 있어서,
    상기 스토리지 노드는,
    제1 전극;
    상변화층;
    상기 제1전극과 상기 상변화층 사이에 형성된 발열 고효율화 수단; 및
    제2 전극을 포함하고,
    상기 발열 고효율화 수단은 카본나노튜브(CNT)층, 나노파티클(Nanoparticle)층 및 나노 도트(Nanodot)층 중 어느 하나인 것을 특징으로 하는 상변화 메모리.
  2. 삭제
  3. 제 1 항에 있어서, 상기 발열 고효율화 수단은 순차적으로 적층된 적어도 두 개의 층을 포함하는 것을 특징으로 하는 상변화 메모리.
  4. 제 1 항에 있어서, 상기 나노파티클층은 플러렌층인 것을 특징으로 하는 상변화 메모리.
  5. 제 1 항에 있어서, 상기 나노 파티클층 또는 상기 나노 도트층은 실리콘화합물, 탄소 화합물, 산화물 및 질소 화합물 중 어느 하나로 구성된 것을 특징으로 하는 상변화 메모리.
  6. 제 4 항에 있어서, 상기 플러렌층은 C60층, C70층, C76층, C78층 및 C84층 중 어느 하나인 것을 특징으로 하는 상변화 메모리.
  7. 제 4 항에 있어서, 상기 플러렌층은 내부에 금속원자를 포함하는 금속 엔도히드럴(Metal Endohedral)층인 것을 특징으로 하는 상변화 메모리.
  8. 제 7 항에 있어서, 상기 금속원자는 La, Er, Gd, Ho, Nd을 포함하는 란탄(Latanide) 계열인 것을 특징으로 하는 상변화 메모리.
  9. 제 1 항에 있어서, 상기 발열 고효율화 수단은 상기 상변화층의 밑면 전체로 확장된 것을 특징으로 하는 상변화 메모리.
  10. 제 1 항에 있어서, 상기 스토리지 노드는 상기 제1 전극 상에 형성되고 상부면에 상기 발열 고효율화 수단이 구비되는 제1 전극 콘택층을 더 포함하는 것을 특징으로 하는 상변화 메모리.
  11. 제 10 항에 있어서, 상기 발열 고효율화 수단은 상기 제1 전극 콘택층의 상부면의 일부 영역에 존재하고, 상기 상부면의 나머지는 절연막으로 덮인 것을 특징으로 하는 상변화 메모리.
  12. 제 10 항에 있어서, 상기 발열 고효율화 수단은 상기 제1 전극 콘택층의 상부로부터 소정 깊이 내부에 존재하며 상변화층과 접촉하는 것을 특징으로 하는 상변화 메모리.
  13. 제 1 항에 있어서,
    상기 스토리지 노드는 상기 발열 고효율화 수단과 상변화층이 한 쌍을 이루어 복수층으로 형성되는 것을 것을 특징으로 하는 상변화 메모리.
  14. 제 13 항에 있어서, 상기 스토리지 노드는 상기 발열 고효율화 수단과 상변화층이 한 쌍을 이루어 복수층으로 형성되는 경우 마지막 층이 상기 발열 고효율화 수단인 것을 특징으로 하는 상변화 메모리.
  15. 스위칭 소자, 상기 스위칭 소자에 연결된 스토리지 노드를 포함하고, 상기 스토리지 노드는, 제1 전극, 상변화층, 상기 제1 전극과 상기 상변화층 사이에 형성된 발열 고효율화 수단, 및 제2 전극을 구비하는 상변화 메모리의 동작 방법에 있어서,
    상기 스위칭 소자를 온(ON) 상태로 유지하는 단계; 및
    상기 스토리지 노드에 소정의 전류를 인가하는 단계를 포함하되,
    상기 발열 고효율화 수단은 카본나노튜브(CNT)층, 나노파티클(Nanoparticle)층 및 나노 도트(Nanodot)층 중 어느 하나인 것을 특징으로 하는 상변화 메모리의 동작 방법.
  16. 제 15 항에 있어서, 상기 소정의 전류는 리세트 전류, 세트 전류 및 읽기 전류 중 어느 하나인 것을 특징으로 하는 상변화 메모리의 동작 방법.
  17. 제 16 항에 있어서, 상기 리세트 전류를 인가한 후, 상기 스토리지 노드에 상기 리세트 전류의 인가 시간보다 긴 시간 동안 세트 전류를 인가하는 것을 특징으로 하는 상변화 메모리의 동작 방법.
  18. 제 16 항에 있어서, 상기 소정의 전류가 상기 읽기 전류일 때, 상기 읽기 전류를 인가하여 상기 스토리지 노드의 저항을 측정하고, 측정된 저항을 기준 저항과 비교하는 것을 특징으로 하는 상변화 메모리의 동작 방법.
  19. 삭제
  20. 제 15 항에 있어서, 상기 발열 고효율화 수단은 순차적으로 적층된 적어도 두 개의 층을 포함하는 것을 특징으로 하는 상변화 메모리의 동작 방법.
  21. 제 15 항에 있어서, 상기 나노파티클층은 플러렌층인 것을 특징으로 하는 상변화 메모리의 동작 방법.
  22. 제 15 항에 있어서, 상기 나노 파티클층 또는 상기 나노 도트층은 실리콘화합물, 탄소 화합물, 산화물 및 질소 화합물 중 어느 하나로 구성된 것을 특징으로 하는 상변화 메모리의 동작 방법.
  23. 제 21 항에 있어서, 상기 플러렌층은 C60층, C70층, C76층, C78층 및 C84층 중 어느 하나인 것을 특징으로 하는 상변화 메모리의 동작 방법.
  24. 제 21 항에 있어서, 상기 플러렌층은 내부에 금속원자를 포함하는 금속 엔도히드럴(Metal Endohedral)층인 것을 특징으로 하는 상변화 메모리의 동작 방법.
  25. 제 24 항에 있어서, 상기 금속원자는 La, Er, Gd, Ho, Nd을 포함하는 란탄(Latanide) 계열인 것을 특징으로 하는 상변화 메모리의 동작 방법.
  26. 제 15 항에 있어서, 상기 발열 고효율화 수단은 상기 상변화층의 밑면 전체로 확장된 것을 특징으로 하는 상변화 메모리의 동작 방법.
  27. 제 15 항에 있어서, 상기 스토리지 노드는 상기 제1 전극 상에 형성되고 상부면에 상기 발열 고효율화 수단이 구비되는 제1 전극 콘택층을 더 포함하는 것을 특징으로 하는 상변화 메모리의 동작 방법.
  28. 제 27 항에 있어서, 상기 발열 고효율화 수단은 상기 제1 전극 콘택층의 상부면의 일부 영역에 존재하고, 상기 상부면의 나머지는 절연막으로 덮인 것을 특징으로 하는 상변화 메모리의 동작 방법.
  29. 제 27 항에 있어서, 상기 발열 고효율화 수단은 상기 제1 전극 콘택층의 상부로부터 소정 깊이 내부에 존재하며 상변화층과 접촉하는 것을 특징으로 하는 상변화 메모리의 동작 방법.
  30. 제 15 항에 있어서, 상기 스토리지 노드는 상기 발열 고효율화 수단과 상변화층이 한 쌍을 이루어 복수층으로 형성되는 것을 특징으로 하는 상변화 메모리의 동작 방법.
  31. 제 30 항에 있어서, 상기 스토리지 노드는 상기 발열 고효율화 수단과 상변화층이 한 쌍을 이루어 복수층으로 형성되는 경우 마지막 층이 상기 발열 고효율화 수단인 것을 특징으로 하는 상변화 메모리의 동작 방법.
KR1020050085250A 2005-09-13 2005-09-13 상변화 메모리 및 그 동작 방법 KR100695162B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020050085250A KR100695162B1 (ko) 2005-09-13 2005-09-13 상변화 메모리 및 그 동작 방법
JP2006044967A JP2007081363A (ja) 2005-09-13 2006-02-22 相変化メモリ及びその動作方法
US11/359,428 US7642540B2 (en) 2005-09-13 2006-02-23 Phase change random access memory and method of operating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050085250A KR100695162B1 (ko) 2005-09-13 2005-09-13 상변화 메모리 및 그 동작 방법

Publications (1)

Publication Number Publication Date
KR100695162B1 true KR100695162B1 (ko) 2007-03-14

Family

ID=37829225

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050085250A KR100695162B1 (ko) 2005-09-13 2005-09-13 상변화 메모리 및 그 동작 방법

Country Status (3)

Country Link
US (1) US7642540B2 (ko)
JP (1) JP2007081363A (ko)
KR (1) KR100695162B1 (ko)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100790861B1 (ko) * 2005-10-21 2008-01-03 삼성전자주식회사 나노 도트를 포함하는 저항성 메모리 소자 및 그 제조 방법
KR100695166B1 (ko) * 2006-01-03 2007-03-14 삼성전자주식회사 플러렌층을 구비한 상변화 메모리 소자의 제조 방법
KR100674144B1 (ko) * 2006-01-05 2007-01-29 한국과학기술원 탄소 나노 튜브를 이용한 상변화 메모리 및 이의 제조 방법
US7473950B2 (en) * 2006-06-07 2009-01-06 Ovonyx, Inc. Nitrogenated carbon electrode for chalcogenide device and method of making same
US20080142859A1 (en) * 2006-12-19 2008-06-19 Qing Ma Methods of forming ferroelectric media with patterned nano structures for data storage devices
KR101469831B1 (ko) * 2007-04-30 2014-12-09 삼성전자주식회사 향상된 읽기 성능을 갖는 멀티-레벨 상변환 메모리 장치 및그것의 읽기 방법
US7940552B2 (en) * 2007-04-30 2011-05-10 Samsung Electronics Co., Ltd. Multiple level cell phase-change memory device having pre-reading operation resistance drift recovery, memory systems employing such devices and methods of reading memory devices
KR100914267B1 (ko) * 2007-06-20 2009-08-27 삼성전자주식회사 가변저항 메모리 장치 및 그것의 형성방법
KR101308549B1 (ko) * 2007-07-12 2013-09-13 삼성전자주식회사 멀티-레벨 상변환 메모리 장치 및 그것의 쓰기 방법
KR20090009652A (ko) * 2007-07-20 2009-01-23 삼성전자주식회사 탄소함유 상변화 물질과 이를 포함하는 메모리 소자 및 그동작 방법
KR20090126676A (ko) * 2008-06-05 2009-12-09 주식회사 하이닉스반도체 저항성 램 소자 및 그의 제조방법
US7772583B2 (en) 2008-08-21 2010-08-10 Micron Technology, Inc. Memory devices and methods of forming the same
US20110057161A1 (en) * 2009-09-10 2011-03-10 Gurtej Sandhu Thermally shielded resistive memory element for low programming current
US8203134B2 (en) * 2009-09-21 2012-06-19 Micron Technology, Inc. Memory devices with enhanced isolation of memory cells, systems including same and methods of forming same
US8822970B2 (en) * 2011-02-21 2014-09-02 Korea Advanced Institute Of Science And Technology (Kaist) Phase-change memory device and flexible phase-change memory device insulating nano-dot
CN102222764B (zh) 2011-06-24 2013-11-20 清华大学 相变存储器的制备方法
CN102231424B (zh) * 2011-06-24 2014-04-30 清华大学 相变存储单元及相变存储器
US8877586B2 (en) 2013-01-31 2014-11-04 Sandisk 3D Llc Process for forming resistive switching memory cells using nano-particles
CN112701221B (zh) * 2020-12-25 2022-09-13 华中科技大学 一种基于纳米电流通道的相变存储器
CN112713242B (zh) * 2020-12-25 2022-08-30 华中科技大学 一种基于纳米电流通道的相变存储器的制备方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6617192B1 (en) 1997-10-01 2003-09-09 Ovonyx, Inc. Electrically programmable memory element with multi-regioned contact
US7085154B2 (en) * 2003-06-03 2006-08-01 Samsung Electronics Co., Ltd. Device and method for pulse width control in a phase change memory device
JP2005032855A (ja) * 2003-07-09 2005-02-03 Matsushita Electric Ind Co Ltd 半導体記憶装置及びその製造方法
WO2005052179A2 (en) * 2003-08-13 2005-06-09 The Johns Hopkins University Method of making carbon nanotube arrays, and thermal interfaces using same
KR100652378B1 (ko) * 2004-09-08 2006-12-01 삼성전자주식회사 안티몬 프리커서 및 이를 이용한 상변화 메모리 소자의 제조방법
US7348590B2 (en) * 2005-02-10 2008-03-25 Infineon Technologies Ag Phase change memory cell with high read margin at low power operation
US7166533B2 (en) * 2005-04-08 2007-01-23 Infineon Technologies, Ag Phase change memory cell defined by a pattern shrink material process

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
미국 특허공보 제6,617,192호

Also Published As

Publication number Publication date
US20070051935A1 (en) 2007-03-08
US7642540B2 (en) 2010-01-05
JP2007081363A (ja) 2007-03-29

Similar Documents

Publication Publication Date Title
KR100695162B1 (ko) 상변화 메모리 및 그 동작 방법
KR100682946B1 (ko) 상전이 램 및 그 동작 방법
Lankhorst et al. Low-cost and nanoscale non-volatile memory concept for future silicon chips
KR100763908B1 (ko) 상전이 물질, 이를 포함하는 상전이 메모리와 이의 동작방법
KR100657972B1 (ko) 상변화 메모리 소자와 그 동작 및 제조 방법
TWI325174B (en) I-shaped phase change memory cell
KR100657944B1 (ko) 상전이 램 동작 방법
US7667998B2 (en) Phase change memory device and method of forming the same
KR101162447B1 (ko) 불휘발성 기억 장치 및 그 제조 방법
US20120104346A1 (en) Semiconductor device for providing heat management
Fong et al. Dual-layer dielectric stack for thermally isolated low-energy phase-change memory
US20200005863A1 (en) Phase change memory device with reduced read disturb and method of making the same
KR100990215B1 (ko) 상변화 메모리 소자 및 그 제조 방법
US9087987B2 (en) Phase-change memory cells
JP2010087007A (ja) 相変化メモリ装置及びその製造方法
US8987084B2 (en) High density low power nanowire phase change material memory device
JP2003298013A (ja) 相変化材料素子および半導体メモリ
JP5127920B2 (ja) 電子装置及び電子装置の製造方法
JP2003100084A (ja) 相変化型不揮発性記憶装置
JP4572102B2 (ja) 状態の切り換えを容易化するための加熱式ｍｒａｍセル
KR100701693B1 (ko) 상변환 기억 소자 및 그의 제조방법
JP2010538486A (ja) 電子素子、及び、電子素子の製造方法
JP2013045892A (ja) 不揮発性半導体記憶装置
US9570679B2 (en) Nanodevice assemblies
US9190611B2 (en) Electronic device, and method of manufacturing an electronic device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130228

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140228

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150302

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee