KR100694996B1 - Method for manufacturing capacitor in semiconductor device - Google Patents

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임영수
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    • H01L28/40—Capacitors
    • H01L28/60—Electrodes

Abstract

본 발명은 다결정 실리콘 플러그을 형성하지 않고 바로 캐패시터 하부 전극 형성 공간을 마련하여 공정 단순화하는 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 반도체 기판상에 제 1 절연층과 상기 제 1 절연층상에 제 2 절연층을 형성하는 단계; 상기 반도체 기판이 노출되도록 상기 제 1 절연층과 상기 제 2 절연층을 식각하여 콘택 홀을 형성하는 단계; 상기 콘택 홀을 포함한 상기 제 2 절연층상에 제 3 절연층을 형성하는 단계; 상기 콘택 홀과 대응되는 상기 제 3 절연층을 식각하는 단계; 상기 제 3 절연층의 하면의 상기 제 2 절연층을 마스크로하여 콘택 홀내의 상기 제 3 절연층을 식각하여 하부 전극이 형성되는 홀을 형성하는 단계; 상기 홀에 하부 전극을 형성하는 단계; 상기 하부 전극상에 유전층과 상기 유전층상에 상부 전극을 형성하는 단계를 포함하여 이루어진다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a capacitor of a semiconductor device, in which a capacitor lower electrode formation space is provided immediately without forming a polycrystalline silicon plug, thereby simplifying the process. Forming a; Forming a contact hole by etching the first insulating layer and the second insulating layer to expose the semiconductor substrate; Forming a third insulating layer on the second insulating layer including the contact hole; Etching the third insulating layer corresponding to the contact hole; Etching the third insulating layer in the contact hole using the second insulating layer on the lower surface of the third insulating layer as a mask to form a hole in which a lower electrode is formed; Forming a lower electrode in the hole; Forming a dielectric layer on the lower electrode and an upper electrode on the dielectric layer.

캐패시터 하부 전극, 플러그Capacitor bottom electrode, plug

Description

반도체 소자의 캐패시터 제조 방법{Method for manufacturing capacitor in semiconductor device}Method for manufacturing capacitor in semiconductor device

도 1a내지 도 1e는 종래 기술의 반도체 소자의 캐패시터 제조 방법의 공정 단면도1A to 1E are cross-sectional views of a capacitor manufacturing method of a semiconductor device of the prior art.

도 2a내지 도 2f는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법의 공정 단면도2A to 2F are cross-sectional views of a method of manufacturing a capacitor of a semiconductor device according to the present invention.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

21 : 반도체 기판 22 : 패드21: semiconductor substrate 22: pad

23 : 제 1 절연층 24 : 비트라인23: first insulating layer 24: bit line

25 : 제 1 질화층 26 : 제 2 절연층25: first nitride layer 26: second insulating layer

27 : 제 2 질화층 28 : 콘택 홀27: second nitride layer 28: contact hole

29 : 제 4 절연층 30 : 홀29: fourth insulating layer 30: hole

31 : 다결정 실리콘층 32 : 제 5 절연층31 polycrystalline silicon layer 32 fifth insulating layer

본 발명은 반도체 소자의 캐패시터에 관한 것으로, 특히 다결정 실리콘 플러 그을 형성하지 않고 바로 캐패시터 하부 전극 형성 공간을 마련하여 공정 단순화하는 반도체 소자의 캐패시터 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a capacitor of a semiconductor device, and more particularly, to a method of fabricating a capacitor of a semiconductor device by simplifying a process by providing a capacitor lower electrode formation space without forming a polycrystalline silicon plug.

반도체 소자가 집적화되면서 셀 사이즈가 줄어들고 캐패시터의 면적이 축소되면서 최소의 면적에서 필요한 정전용량을 확보하기 위하여 캐패시터 하부 전극의 높이를 높이는 방법을 사용하였다.As the size of the semiconductor device is integrated, the cell size is reduced and the area of the capacitor is reduced to increase the height of the lower electrode of the capacitor in order to secure the required capacitance in the minimum area.

그러나 캐패시터 하부 전극의 높이를 높게 형성하는 공정의 어려움, 즉 두꺼운 절연층을 식각하여 캐패시터 하부 전극의 형성 공간을 마련하기가 쉽지 않아 중간에 전도성 물질로 이루어진 플러그를 사용하는 방법을 사용하였지만 공정이 복잡하여 지고 제조 기간이 길어져 원가가 상승하는 문제점이 있었다However, it is difficult to prepare a space for forming the lower electrode of the capacitor by etching a thick insulating layer, which is difficult to form the height of the lower electrode of the capacitor. There was a problem that the cost increased due to the long manufacturing period.

이와 같은 문제점을 해결하기 위해 제시되고 있는 것이 전도성 물질의 플러그를 사용하지 않고 절연층을 두 번에 걸쳐 식각하는 방법이다.In order to solve this problem, a method of etching an insulating layer twice without using a plug of a conductive material is proposed.

이하 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 캐패시터 제조방법에 관하여 설명하면 다음과 같다.Hereinafter, a capacitor manufacturing method of a semiconductor device of the prior art will be described with reference to the accompanying drawings.

도 1a내지 도 1e는 종래 기술의 반도체 소자의 캐패시터 제조 방법의 공정 단면도이다1A to 1E are cross-sectional views of a capacitor manufacturing method of a semiconductor device of the prior art.

도 1a와 같이, 게이트 전극(도면에 도시되지 않음), 불순물 영역(도면에 도시되지 않음), 그리고 패드(2)가 형성된 반도체 기판(1)상에 제 1 절연층(3)을 형성하고 제 1 절연층(3)상에 비트라인(4)을 형성하고 제 1 절연층(3)와 비트라인(4)상에 산화 방지용 제 1 질화층(5)을 형성한 후 제 1 질화층(5)상에 제 2 절연층(6)을 형성한다. As shown in FIG. 1A, a first insulating layer 3 is formed on a semiconductor substrate 1 on which a gate electrode (not shown), an impurity region (not shown), and a pad 2 are formed. The bit line 4 is formed on the first insulating layer 3, and the first nitride layer 5 for preventing oxidation is formed on the first insulating layer 3 and the bit line 4. ), A second insulating layer 6 is formed.                         

도 1b와 같이, 제 2 절연층(6)상에 산화 방지용 제 2 질화층(7)을 형성하고 제 2 질화층(7)상에 제 3 절연층(8)을 적층한다.As shown in FIG. 1B, the second nitride layer 7 for prevention of oxidation is formed on the second insulating layer 6, and the third insulating layer 8 is laminated on the second nitride layer 7.

감광층(도면에 도시되지 않음)을 도포하고 패드(2)와 대응되는 영역의 감광층을 노광 및 현상하여 감광층 패턴을 형성한다.A photosensitive layer (not shown) is applied and the photosensitive layer in the region corresponding to the pad 2 is exposed and developed to form a photosensitive layer pattern.

그리고 감광층 패턴을 마스크로 하여 제 1 절연층(3), 제 1 질화층(5), 제 2 절연층(6), 제 2 질화층(7), 그리고 제 3 절연층(8)을 순차 식각하여 콘택 홀(9)을 형성하고 감광층 패턴을 제거한다.The first insulating layer 3, the first nitride layer 5, the second insulating layer 6, the second nitride layer 7, and the third insulating layer 8 are sequentially formed using the photosensitive layer pattern as a mask. By etching, the contact hole 9 is formed to remove the photosensitive layer pattern.

도 1c와 같이, 콘택 홀(9)을 포함한 제 3 절연층(8)상에 다결정 실리콘층을 형성하고 전면 식각을 실시하여 다결정 실리콘 플러그(10)를 형성한다.As illustrated in FIG. 1C, the polycrystalline silicon layer is formed on the third insulating layer 8 including the contact hole 9 and the entire surface is etched to form the polycrystalline silicon plug 10.

도 1d와 같이, 다결정 실리콘층(10)과 제 3 절연층(8)상에 제 4 절연층(11)을 형성하고 제 4 절연층(11)상에 감광층(도면에 도시되지 않음)을 도포하고 다결정 실리콘층(10)과 대응되는 감광층을 노광 및 현상하여 감광층 패턴을 형성한다. As shown in FIG. 1D, a fourth insulating layer 11 is formed on the polycrystalline silicon layer 10 and the third insulating layer 8, and a photosensitive layer (not shown) is formed on the fourth insulating layer 11. After coating, the photosensitive layer corresponding to the polycrystalline silicon layer 10 is exposed and developed to form a photosensitive layer pattern.

그리고 감광층 패턴을 마스트로 하여 제 2 절연층의 일부, 제 2 질화층(7), 제 3 절연층(8), 그리고 제 4 절연층(11)을 식각하여 캐패시터 하부전극이 형성되는 홀(12)을 형성하고 감광층 패턴을 제거한다.A portion of the second insulating layer, the second nitride layer 7, the third insulating layer 8, and the fourth insulating layer 11 is etched using the photosensitive layer pattern as a mask to form a capacitor lower electrode. 12) is formed and the photosensitive layer pattern is removed.

도 1e와 같이, 캐패시터 하부 전극이 형성되는 홀(12)와 제 4 절연층(11)상에 다결정 실리콘층(13)을 형성하고, 캐패시터 하부 전극이 형성되는 홀(12)와 대응되는 다결정 실리콘층(13)상에 산화층(도면에 도시되지 않음)을 형성하고 산화층을 마스크로 하여 다결정 실리콘층(13)을 식각하여 캐패시터의 하부 전극을 형성한다. As shown in FIG. 1E, the polycrystalline silicon layer 13 is formed on the hole 12 and the fourth insulating layer 11 on which the capacitor lower electrode is formed, and the polycrystalline silicon corresponding to the hole 12 on which the capacitor lower electrode is formed. An oxide layer (not shown) is formed on the layer 13, and the polycrystalline silicon layer 13 is etched using the oxide layer as a mask to form the lower electrode of the capacitor.                         

이어서, 산화층 및 제 2 절연층(11)을 제거한다. 그 후 캐패시터의 하부전극으로 사용되는 다결정 실리콘층(13)상에 유전층(도면에 도시되지 않음)과 유전층상에 상부전극(도면에 도시되지 않음)을 적층하여 캐패시터를 완성한다.Next, the oxide layer and the second insulating layer 11 are removed. The capacitor is then completed by laminating a dielectric layer (not shown) on the polycrystalline silicon layer 13 used as the lower electrode of the capacitor and an upper electrode (not shown) on the dielectric layer.

이와 같은 종래 기술의 반도체 소자의 캐패시터의 제조 방법은 다음과 같은 문제가 있다.Such a manufacturing method of a capacitor of a semiconductor device of the prior art has the following problems.

캐패시터 하부 전극의 높이를 높게 형성하는 공정의 어려움때문에 다결정 실리콘 플러그를 채용하였지만 공정이 복잡하여 지고 제조 기간이 길어져 원가가 상승한다.Due to the difficulty in forming the capacitor lower electrode height, the polycrystalline silicon plug is employed, but the cost increases due to the complexity of the process and the long manufacturing period.

또한 다결정 실리콘 플러그를 형성하고 다시 캐패시터 하부 전극이 형성되는 공간을 마련하기 위해 절연층을 식각할 때 다결정 실리콘 플러그가 침식당하여 캐패시터의 하부 전극과 다결정 실리콘 플러그사이의 전기적 연결에 불량이 발생할 수 도 있다.In addition, when the insulating layer is etched to form a polycrystalline silicon plug and to form a space where the capacitor lower electrode is formed again, the polycrystalline silicon plug may be eroded, thereby causing a defect in the electrical connection between the lower electrode of the capacitor and the polycrystalline silicon plug. .

본 발명은 이와 같은 종래 기술의 반도체 소자의 캐패시터 제조 방법의 문제을 해결하기 위한 것으로 캐패시터 하부 전극을 형성할 때 전도성 물질의 플러그를 사용하지 않고 절연층을 두 번에 걸쳐 식각하고 바로 다결정 실리콘층을 형성하여 캐패시터의 하부 전극과 다결정 실리콘 플러그사 이의 전기적 연결의 불량에 대한 위험없이 공정을 단순화하고 제조 기간을 단축시켜 원가를 절감하는 반도체 소자의 캐패시터의 제조 방법을 제공하는 데 그 목적이 있다. The present invention is to solve the problem of the method of manufacturing a capacitor of the semiconductor device of the prior art, when forming the lower electrode of the capacitor, the insulating layer is etched twice without using a plug of conductive material to form a polycrystalline silicon layer immediately. Accordingly, an object of the present invention is to provide a method of manufacturing a capacitor of a semiconductor device, which reduces costs by simplifying a process and shortening a manufacturing period without risk of a poor electrical connection between a lower electrode of a capacitor and a polycrystalline silicon plug.

이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터 제조 방법은 게이트 전극, 불순물 영역, 그리고 패드가 형성된 반도체 기판상에 제 1 절연층과, 상기 제 1 절연층상에 비트라인과, 상기 제 1 절연층과 상기 비트라인상에 제 1 질화층과, 상기 제 1 질화층상에 제 2 절연층을 형성하는 단계; 상기 제 2 절연층상에 제 2 질화층을 형성하고 상기 패드와 대응되는 영역의 상기 제 1 절연층, 상기 제 1 질화층, 상기 제 2 절연층 그리고 상기 제 2 질화층을 순차 식각하여 콘택 홀을 형성하는 단계; 상기 콘택 홀을 포함한 상기 제 3 절연층상에 제 4 절연층을 형성하고, 상기 패드와 대응되는 상기 제 4 절연층을 상기 제 2 질화층이 노출될 때까지 식각하는 단계; 상기 제 2 질화층을 마스크로 하여 상기 콘택 홀내의 상기 제 4 절연층을 식각하여 캐패시터 하부전극이 형성되는 홀을 형성하는 단계; 상기 홀내에 다결정 실리콘층으로 캐패시터 하부 전극을 형성하고 상기 제 4 절연층을 제거하는 단계; 상기 캐패시터의 하부 전극상에 유전층과 상기 유전층상에 상부전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다. In order to achieve the above object, a method of manufacturing a capacitor of a semiconductor device according to the present invention includes a first insulating layer on a semiconductor substrate having a gate electrode, an impurity region, and a pad, a bit line on the first insulating layer, Forming a first nitride layer on the first insulating layer and the bit line and a second insulating layer on the first nitride layer; Forming a second nitride layer on the second insulating layer and sequentially etching the first insulating layer, the first nitride layer, the second insulating layer, and the second nitride layer in a region corresponding to the pad; Forming; Forming a fourth insulating layer on the third insulating layer including the contact hole, and etching the fourth insulating layer corresponding to the pad until the second nitride layer is exposed; Etching the fourth insulating layer in the contact hole using the second nitride layer as a mask to form a hole in which a capacitor lower electrode is formed; Forming a capacitor lower electrode with a polycrystalline silicon layer in the hole and removing the fourth insulating layer; And forming a dielectric layer on the lower electrode of the capacitor and an upper electrode on the dielectric layer.

이와 같은 목적을 달성하기 위한 본 발명에 따른 또 다른 반도체 소자의 캐패시터 제조 방법은 반도체 기판상에 제 1 절연층과 상기 제 1 절연층상에 제 2 절연층을 형성하는 단계; 상기 반도체 기판이 노출되도록 상기 제 1 절연층과 상기 제 2 절연층을 식각하여 콘택 홀을 형성하는 단계; 상기 콘택 홀을 포함한 상기 제 2 절연층상에 제 3 절연층을 형성하는 단계; 상기 콘택 홀과 대응되는 상기 제 3 절연층을 식각하는 단계; 상기 제 3 절연층의 하면의 상기 제 2 절연층을 마스크로하여 콘택 홀내의 상기 제 3 절연층을 식각하여 하부 전극이 형성되는 홀을 형성하 는 단계; 상기 홀에 하부 전극을 형성하는 단계; 상기 하부 전극상에 유전층과 상기 유전층상에 상부 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다. Another method of manufacturing a capacitor of a semiconductor device according to the present invention for achieving the above object comprises the steps of: forming a first insulating layer on the semiconductor substrate and a second insulating layer on the first insulating layer; Forming a contact hole by etching the first insulating layer and the second insulating layer to expose the semiconductor substrate; Forming a third insulating layer on the second insulating layer including the contact hole; Etching the third insulating layer corresponding to the contact hole; Etching the third insulating layer in the contact hole using the second insulating layer on the lower surface of the third insulating layer as a mask to form a hole in which a lower electrode is formed; Forming a lower electrode in the hole; And forming a dielectric layer on the lower electrode and an upper electrode on the dielectric layer.

이하 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 캐패시터의 제조 방법을 상세히 설명하면 다음과 같다.Hereinafter, a method of manufacturing a capacitor of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 2a내지 도 2f는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법의 공정 단면도이다2A to 2F are cross-sectional views of a method of manufacturing a capacitor of a semiconductor device according to the present invention.

도 2a와 같이, 게이트 전극(도면에 도시되지 않음), 불순물 영역(도면에 도시되지 않음), 그리고 패드(22)가 형성된 반도체 기판(21)상에 제 1 절연층(23)을 형성하고 제 1 절연층(23)상에 비트라인(24)을 형성하고 제 1 절연층(23)와 비트라인(24)상에 산화 방지용 제 1 질화층(25)을 형성한 후 제 1 질화층(25)상에 제 2 절연층(26)을 형성한다.As shown in FIG. 2A, a first insulating layer 23 is formed on a semiconductor substrate 21 on which a gate electrode (not shown), an impurity region (not shown), and a pad 22 are formed. After forming the bit line 24 on the first insulating layer 23, and forming the first nitride layer 25 for preventing oxidation on the first insulating layer 23 and the bit line 24, the first nitride layer 25 is formed. ), A second insulating layer 26 is formed.

여기서 패드(22)은 도전성 물질, 예를 들면 불순물이 도핑된 다결정 실리콘을 사용하여 형성하고, 제 1 절연층(25)은 산화층으로 형성한다. The pad 22 is formed of a conductive material, for example, polycrystalline silicon doped with impurities, and the first insulating layer 25 is formed of an oxide layer.

도 2b와 같이, 제 2 절연층(26)상에 산화 방지용 제 2 질화층(27)을 형성하고 감광층(도면에 도시되지 않음)을 도포하고 패드(22)와 대응되는 영역의 감광층을 노광 및 현상하여 감광층 패턴을 형성한다.As shown in FIG. 2B, an oxidation-resistant second nitride layer 27 is formed on the second insulating layer 26, a photosensitive layer (not shown) is applied, and a photosensitive layer in an area corresponding to the pad 22 is formed. It is exposed and developed to form a photosensitive layer pattern.

그리고 감광층 패턴을 마스크로 하여 제 1 절연층(23), 제 1 질화층(25), 제 2 절연층(26) 그리고 제 2 질화층(27)을 순차 식각하여 콘택 홀(28)을 형성하고 감광층 패턴을 제거한다. The contact hole 28 is formed by sequentially etching the first insulating layer 23, the first nitride layer 25, the second insulating layer 26, and the second nitride layer 27 using the photosensitive layer pattern as a mask. And remove the photosensitive layer pattern.                     

도 2c와 같이, 콘택 홀(28)을 포함한 제 2 질화층(27)상에 제 3 절연층(29)형성하고, 제 3 절연층(29) 상에 감광층(도면에 도시되지 않음)을 도포하고 패드(3)와 대응되는 감광층을 노광 및 현상하여 감광층 패턴을 형성한다. As shown in FIG. 2C, a third insulating layer 29 is formed on the second nitride layer 27 including the contact hole 28, and a photosensitive layer (not shown) is formed on the third insulating layer 29. And a photosensitive layer corresponding to the pad 3 is exposed and developed to form a photosensitive layer pattern.

그리고 도 2d와 같이 감광층 패턴을 마스크로 하여 제 3 절연층(29)을 제 2 질화층(27)이 노출될 때까지 식각하고 다시 감광층과 제 2 질화층(27)을 마스크로 하여 제 3 절연층(29)을 더욱 식각하여 캐패시터 하부전극이 형성되는 홀(30)을 형성하고 감광층 패턴을 제거한다.2D, the third insulating layer 29 is etched until the second nitride layer 27 is exposed, and the photosensitive layer and the second nitride layer 27 are masked as shown in FIG. 2D. 3, the insulating layer 29 is further etched to form holes 30 in which the capacitor lower electrode is formed, and the photosensitive layer pattern is removed.

그 후 캐패시터 하부 전극이 형성되는 홀(30)과 제 3 절연층(29)상에 다결정 실리콘층(31)을 형성하고 캐패시터 하부 전극이 형성되는 홀(30)과 대응되는 다결정 실리콘층(31)상에 제 4 절연층(32)을 형성한다.Thereafter, the polycrystalline silicon layer 31 corresponding to the hole 30 in which the capacitor lower electrode is formed and the polycrystalline silicon layer 31 on the third insulating layer 29 and the hole 30 in which the capacitor lower electrode is formed are formed. The fourth insulating layer 32 is formed on it.

여기서 제 1 절연층(23), 제 2 절연층(26), 제 3 절연층(29), 제 4 절연층(32)은 산화층을 사용하며 특히 제 4 절연층(32)은 SOG(spin on glass)을 사용하기도 한다. The first insulating layer 23, the second insulating layer 26, the third insulating layer 29, and the fourth insulating layer 32 may use an oxide layer, and in particular, the fourth insulating layer 32 may be spin on SOG. glass may also be used.

도 2e와 같이, 제 4 절연층(32)을 마스크로 하여 다결정 실리콘층(31)을 식각하여 캐패시터의 하부 전극을 형성한다.As shown in FIG. 2E, the polycrystalline silicon layer 31 is etched using the fourth insulating layer 32 as a mask to form a lower electrode of the capacitor.

도 2f와 같이, 제 4 절연층(32)과 제 3 절연층(29)을 제거한다. 그리고 캐패시터의 하부전극으로 사용되는 다결정 실리콘층(31)상에 유전층(도면에 도시되지 않음)과 유전층상에 상부전극(도면에 도시되지 않음)을 적층하여 캐패시터를 완성한다.As shown in FIG. 2F, the fourth insulating layer 32 and the third insulating layer 29 are removed. The capacitor is completed by laminating a dielectric layer (not shown) on the polycrystalline silicon layer 31 used as the lower electrode of the capacitor and an upper electrode (not shown) on the dielectric layer.

이와 같은 본 발명에 따른 반도체 소자의 캐패시터 제조 방법은 다음과 같은 효과가 있다. Such a capacitor manufacturing method of a semiconductor device according to the present invention has the following effects.

캐패시터 하부 전극을 형성할 때 전도성 물질의 플러그를 사용하지 않고 절연층을 두 번에 걸쳐 식각하고 바로 다결정 실리콘층을 형성하므로 공정이 단순하여지고 제조 기간이 단축되어 원가를 절감할 수 있다.When forming the capacitor lower electrode, the insulating layer is etched twice without using a plug of a conductive material and immediately forms a polycrystalline silicon layer, thereby simplifying the process and shortening the manufacturing time, thereby reducing the cost.

또한 다결정 실리콘 플러그를 형성하지 않기 때문에 캐패시터 하부 전극이 형성되는 공간을 마련하기 위해 절연층을 식각할 때 다결정 실리콘 플러그가 침식당하여 캐패시터의 하부 전극과 다결정 실리콘 플러그사이의 전기적 연결에 불량이 발생할 위험이 없다.

In addition, since the polycrystalline silicon plug is not formed, there is a risk that the polycrystalline silicon plug is eroded when the insulating layer is etched to provide a space in which the capacitor lower electrode is formed, so that the electrical connection between the lower electrode of the capacitor and the polycrystalline silicon plug may occur. none.

Claims (5)

반도체 기판상에 제 1 절연층과 상기 제 1 절연층상에 제1 질화층을 형성하는 단계;Forming a first insulating layer on the semiconductor substrate and a first nitride layer on the first insulating layer; 상기 반도체 기판이 노출되도록 상기 제 1 절연층과 상기 제 1 질화층을 식각하여 콘택 홀을 형성하는 단계;Forming a contact hole by etching the first insulating layer and the first nitride layer to expose the semiconductor substrate; 상기 콘택 홀을 포함한 상기 제 1 질화층상에 제 2 절연층을 형성하는 단계;Forming a second insulating layer on the first nitride layer including the contact hole; 상기 콘택 홀과 대응되는 상기 제 2 절연층을 식각하는 단계;Etching the second insulating layer corresponding to the contact hole; 상기 제 2 절연층의 하면의 상기 제 1 질화층을 마스크로 하여 콘택 홀 내의 상기 제 2 절연층을 식각하여 하부 전극이 형성되는 홀을 형성하는 단계;Etching the second insulating layer in the contact hole by using the first nitride layer on the bottom surface of the second insulating layer as a mask to form a hole in which a lower electrode is formed; 상기 홀에 하부 전극을 형성하는 단계;Forming a lower electrode in the hole; 잔여하는 상기 제2 절연층을 제거하는 단계; 및Removing the remaining second insulating layer; And 상기 하부 전극상에 유전층과 상기 유전층상에 상부 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.Forming a dielectric layer on the lower electrode and an upper electrode on the dielectric layer. 제 1 항에 있어서, 상기 제 1 절연층과 상기 제 2 절연층은 산화층으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The method of manufacturing a capacitor of a semiconductor device according to claim 1, wherein said first insulating layer and said second insulating layer are formed of an oxide layer. 제 1 항에 있어서, 상기 제 1 질화층과 상기 제 2 절연층은 식각선택비가 있는 물질로 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The method of claim 1, wherein the first nitride layer and the second insulating layer are made of a material having an etching selectivity. 제 1 항에 있어서, 상기 콘택 홀은 상기 홀보다 작은 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The method of claim 1, wherein the contact hole is smaller than the hole. 게이트 전극, 불순물 영역, 그리고 패드가 형성된 반도체 기판상에 제 1 절연층과, 상기 제 1 절연층상에 비트라인과, 상기 제 1 절연층과 상기 비트라인상에 제 1 질화층과, 상기 제 1 질화층상에 제 2 절연층을 형성하는 단계;A first insulating layer on a semiconductor substrate having a gate electrode, an impurity region, and a pad, a bit line on the first insulating layer, a first nitride layer on the first insulating layer and the bit line, and the first Forming a second insulating layer on the nitride layer; 상기 제 2 절연층상에 제 2 질화층을 형성하고 상기 패드와 대응되는 영역의 상기 제 1 절연층, 상기 제 1 질화층, 상기 제 2 절연층 그리고 상기 제 2 질화층을 순차 식각하여 콘택 홀을 형성하는 단계;Forming a second nitride layer on the second insulating layer and sequentially etching the first insulating layer, the first nitride layer, the second insulating layer, and the second nitride layer in a region corresponding to the pad; Forming; 상기 콘택 홀을 포함한 상기 제 2 질화층상에 제 3 절연층을 형성하고, 상기 패드와 대응되는 상기 제 3 절연층을 상기 제 2 질화층이 노출될 때까지 식각하는 단계;Forming a third insulating layer on the second nitride layer including the contact hole, and etching the third insulating layer corresponding to the pad until the second nitride layer is exposed; 상기 제 2 질화층을 마스크로 하여 상기 콘택 홀내의 상기 제 3 절연층을 식각하여 캐패시터 하부전극이 형성되는 홀을 형성하는 단계;Etching the third insulating layer in the contact hole using the second nitride layer as a mask to form a hole in which a capacitor lower electrode is formed; 상기 홀내에 다결정 실리콘층으로 캐패시터 하부 전극을 형성하고 상기 제 3 절연층을 제거하는 단계;Forming a capacitor lower electrode with a polycrystalline silicon layer in the hole and removing the third insulating layer; 상기 캐패시터의 하부 전극상에 유전층과 상기 유전층상에 상부전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법. Forming a dielectric layer on the lower electrode of the capacitor and an upper electrode on the dielectric layer.
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