KR19990018384A - Capacitors in semiconductor devices - Google Patents
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Abstract
본 발명은 반도체 기판 상에 상기 반도체 기판의 표면을 노출시키는 비아홀을 갖는 층간절연막들과, 상기 비아홀의 내벽 및 반도체 기판 표면에 형성된 하부 전극과, 상기 하부 전극 상에 형성된 유전체층과, 상기 유전체층 상에 형성된 상부 전극을 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법을 제공하는 데 있다. 본 발명은 비아홀의 내부와 제2 층간절연막 상에 하부 전극을 형성하여 유전체의 면적을 넓히기 때문에 커패시턴스를 증가시킬 수 있다.The present invention provides an interlayer insulating layer having via holes exposing a surface of the semiconductor substrate on a semiconductor substrate, a lower electrode formed on an inner wall of the via hole and a surface of the semiconductor substrate, a dielectric layer formed on the lower electrode, and a dielectric layer formed on the dielectric layer. It is to provide a capacitor manufacturing method of a semiconductor device comprising a formed upper electrode. According to the present invention, since the lower electrode is formed on the inside of the via hole and on the second interlayer insulating film, the area of the dielectric material can be increased, thereby increasing capacitance.
Description
본 발명은 반도체 장치에 관한 것으로, 특히 반도체 장치의 커패시터에 관한 것이다.The present invention relates to a semiconductor device, and more particularly to a capacitor of a semiconductor device.
일반적으로, 반도체 장의 커패시터는 여러 가지 형태가 이용되고 있다. 이중 일반적으로, 플래너형의 커패시터이었으나, 집적도가 높아지면서 형태를 스택형 커패시터나 트랜치형 커패시터로 바꾸거나, 사용하는 유전체를 바꾸는 노력이 계속 이루어져 왔다. 이중 적용이 용이한 스택형의 커패시터의 경우, 기판과의 연결을 위하여 비아콘택을 형성하고 그 위에 하부전극, 유전체, 상부 전극을 만들어 커패시터의 면적을 넓히고 있다. 여기서, 종래의 스택형의 커패시터를 설명한다.In general, various types of capacitors of a semiconductor field are used. Generally, planar capacitors have been used, but as the degree of integration increases, efforts have been made to change the form into a stacked capacitor or a trench capacitor, or to change the dielectric used. In the case of a stack type capacitor, which is easy to apply, a via contact is formed to connect to a substrate, and a lower electrode, a dielectric, and an upper electrode are formed thereon to increase the area of the capacitor. Here, a conventional stack capacitor will be described.
도 1은 종래의 반도체 장치의 커패시터를 설명하기 위하여 도시한 단면도이다.1 is a cross-sectional view illustrating a capacitor of a conventional semiconductor device.
구체적으로, 종래의 반도체 장치의 커패시터는 반도체 기판(1)과 비아홀에 의하여 접속되는 하부 전극(13)과, 상기 하부 전극(13) 상에 형성되는 유전체층(15)과, 상기 유전체층(15) 상에 형성되는 상부 전극(17)으로 구성되어 있다. 도 1에서, 참조번호 3, 5, 7 및 9는 필드산화막, 게이트 전극, 비트라인 패드 및 비트라인을 나타내며, 참조번호 8 및 11은 층간절연막을 나타낸다.Specifically, a capacitor of a conventional semiconductor device includes a lower electrode 13 connected by a semiconductor hole 1 and a via hole, a dielectric layer 15 formed on the lower electrode 13, and an upper portion of the dielectric layer 15. It consists of the upper electrode 17 formed in the. In Fig. 1, reference numerals 3, 5, 7 and 9 denote field oxide films, gate electrodes, bit line pads and bit lines, and reference numerals 8 and 11 denote interlayer insulating films.
상술한 바와 같은 종래의 반도체 장치의 커패시터는 집적도가 높아질수록 단위 셀당 사용가능한 커패시터 면적이 감소하여 커패시턴스를 증가시키는데 한계가 있다.As described above, the capacitor of the conventional semiconductor device has a limit in increasing capacitance by decreasing the area of the available capacitor per unit cell as the degree of integration increases.
따라서, 본 발명의 기술적 과제는 커패시턴스를 증가시킬 수 있는 반도체 장치의 커패시터를 제공하는 데 있다.Accordingly, the technical problem of the present invention is to provide a capacitor of a semiconductor device capable of increasing capacitance.
도 1은 종래의 반도체 장치의 커패시터를 설명하기 위하여 도시한 단면도이다.1 is a cross-sectional view illustrating a capacitor of a conventional semiconductor device.
도 2는 본 발명에 의한 반도체 장치의 커패시터를 설명하기 위하여 도시한 단면도이다.2 is a cross-sectional view illustrating the capacitor of the semiconductor device according to the present invention.
상기 기술적 과제를 달성하기 위하여, 본 발명은 반도체 기판 상에 상기 반도체 기판의 표면을 노출시키는 비아홀을 갖는 층간절연막들과, 상기 비아홀의 내벽 및 반도체 기판 표면에 형성된 하부 전극과, 상기 하부 전극 상에 형성된 유전체층과, 상기 유전체층 상에 형성된 상부 전극을 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 커패시터를 제공하는 데 있다.In order to achieve the above technical problem, the present invention provides an interlayer insulating film having via holes exposing a surface of the semiconductor substrate on a semiconductor substrate, a lower electrode formed on an inner wall of the via hole and a surface of the semiconductor substrate, and on the lower electrode. The present invention provides a capacitor of a semiconductor device comprising a dielectric layer formed and an upper electrode formed on the dielectric layer.
본 발명은 비아홀의 내부와 제2 층간절연막 상에 하부 전극을 형성하여 유전체의 면적을 넓히기 때문에 커패시턴스를 증가시킬 수 있다.According to the present invention, since the lower electrode is formed on the inside of the via hole and on the second interlayer insulating film, the area of the dielectric material can be increased, thereby increasing capacitance.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 의한 반도체 장치의 커패시터를 설명하기 위하여 도시한 단면도이다.2 is a cross-sectional view illustrating the capacitor of the semiconductor device according to the present invention.
구체적으로, 반도체 기판(21)은 필드산화막(23)에 의하여 활성영역이 한정되어 있고, 상기 반도체 기판(21)의 활성영역 상에 게이트 전극(25) 및 비트라인 패드(27)가 형성되어 있다. 그리고, 상기 비트라인 패드(27) 상에는 비트라인(29)이 형성되어 있으며, 각층간을 절연하는 제1 층간절연막(28) 및 제2 층간절연막(31)이 형성되어 있다.Specifically, the active region of the semiconductor substrate 21 is defined by the field oxide film 23, and the gate electrode 25 and the bit line pads 27 are formed on the active region of the semiconductor substrate 21. . A bit line 29 is formed on the bit line pad 27, and a first interlayer insulating layer 28 and a second interlayer insulating layer 31 are formed to insulate the layers.
특히, 본 발명의 반도체 장치의 커패시터는 층간절연막들(31, 28) 및 비트라인(29)을 식각하여 만들어진 비아홀(30)의 내벽 및 제2 층간절연막(31) 상에 하부 전극(33)이 형성되어 있다. 본 실시예에서는 상기 제2 층간절연막상(31)에도 하부 전극(33)을 형성하였으나, 상기 제2 층간절연막(31) 상에 하부 전극(33)을 형성하지 않을 수도 있다. 상기 비아홀(30)의 내벽 및 반도체 기판(21)의 표면에 형성되는 하부 전극(33)은 ALE(Atomic Layer Epitaxy) 등의 스텝커버리지가 우수한 증착방법을 이용하여 형성한다. 그리고, 상기 하부 전극(33) 상에 유전체층(35)이 형성되어 있고, 상기 유전체층(35) 상에 상기 비아홀(30)을 매립하는 상부 전극(37)이 형성되어 있다. 상기 상부 전극(37) 및 하부 전극(33)은 귀금속 또는 불순물이 도핑된 실리콘막을 이용하여 형성하며, 상기 유전체층(35)은 SiO2, Ta2O5, ONO(oxide-nitride-oxide), BST, PZT를 이용하여 형성한다. 이렇게 비아홀(30)의 내부와 제2 층간절연막(31) 상에 하부 전극(33)을 형성하면 유전체층(35)의 면적을 넓힐 수 있어 커패시턴스를 증가시킬 수 있다.Particularly, in the capacitor of the semiconductor device of the present invention, the lower electrode 33 is formed on the inner wall of the via hole 30 and the second interlayer insulating film 31 formed by etching the interlayer insulating films 31 and 28 and the bit line 29. Formed. In the present exemplary embodiment, the lower electrode 33 is also formed on the second interlayer insulating layer 31, but the lower electrode 33 may not be formed on the second interlayer insulating layer 31. The lower electrode 33 formed on the inner wall of the via hole 30 and the surface of the semiconductor substrate 21 is formed using a deposition method having excellent step coverage such as atomic layer epitaxy (ALE). A dielectric layer 35 is formed on the lower electrode 33, and an upper electrode 37 filling the via hole 30 is formed on the dielectric layer 35. The upper electrode 37 and the lower electrode 33 are formed using a silicon film doped with a noble metal or an impurity, and the dielectric layer 35 includes SiO 2 , Ta 2 O 5 , oxide-nitride-oxide (ONO), and BST. And form using PZT. As such, when the lower electrode 33 is formed on the inside of the via hole 30 and on the second interlayer insulating layer 31, the area of the dielectric layer 35 may be increased, thereby increasing capacitance.
본 실시예에서는 하부 전극(33)과 기판(21) 사이에 다른 막을 형성하지 않았으나, 콘택을 위하여 Ti, TiN, Al2O3등의 막을 형성할 수도 있다. 또한, 본 실시예에서는 하부 전극(33)과 유전체층(35) 사이 또는 유전체층(35)과 상부 전극(37) 사이에 다른 막을 형성하지 않았으나, 커패시터의 성능향상을 위하여 Ti, TiN, Al2O3등의 막을 형성할 수도 있다.In this embodiment, although no other film is formed between the lower electrode 33 and the substrate 21, a film such as Ti, TiN, Al 2 O 3, or the like may be formed for the contact. In addition, in the present embodiment, no other film is formed between the lower electrode 33 and the dielectric layer 35 or between the dielectric layer 35 and the upper electrode 37, but for improving the performance of the capacitor, Ti, TiN, Al 2 O 3 You may form a film | membrane, such as these.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능하다.As mentioned above, although this invention was demonstrated concretely through the Example, this invention is not limited to this, A deformation | transformation and improvement are possible with the conventional knowledge in the art within the technical idea of this invention.
상술한 바와 같이 본 발명은 비아홀의 내부와 제2 층간절연막 상에 하부 전극을 형성하여 유전체의 면적을 넓히기 때문에 커패시턴스를 증가시킬 수 있다.As described above, in the present invention, since the lower electrode is formed on the inside of the via hole and the second interlayer insulating film, the area of the dielectric material can be increased, thereby increasing capacitance.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019970041560A KR19990018384A (en) | 1997-08-27 | 1997-08-27 | Capacitors in semiconductor devices |
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|---|---|---|---|
| KR1019970041560A KR19990018384A (en) | 1997-08-27 | 1997-08-27 | Capacitors in semiconductor devices |
Publications (1)
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| KR19990018384A true KR19990018384A (en) | 1999-03-15 |
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| KR1019970041560A KR19990018384A (en) | 1997-08-27 | 1997-08-27 | Capacitors in semiconductor devices |
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| KR (1) | KR19990018384A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100694996B1 (en) * | 2000-12-21 | 2007-03-14 | 주식회사 하이닉스반도체 | Method for manufacturing capacitor in semiconductor device |
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1997
- 1997-08-27 KR KR1019970041560A patent/KR19990018384A/en not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100694996B1 (en) * | 2000-12-21 | 2007-03-14 | 주식회사 하이닉스반도체 | Method for manufacturing capacitor in semiconductor device |
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