KR100687618B1 - 버퍼 폴리 실리콘을 이용한 아날로그 반도체 소자의 제조방법 - Google Patents
버퍼 폴리 실리콘을 이용한 아날로그 반도체 소자의 제조방법 Download PDFInfo
- Publication number
- KR100687618B1 KR100687618B1 KR1020020011680A KR20020011680A KR100687618B1 KR 100687618 B1 KR100687618 B1 KR 100687618B1 KR 1020020011680 A KR1020020011680 A KR 1020020011680A KR 20020011680 A KR20020011680 A KR 20020011680A KR 100687618 B1 KR100687618 B1 KR 100687618B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- polysilicon
- tungsten silicide
- buffer
- semiconductor device
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 229920005591 polysilicon Polymers 0.000 claims abstract description 94
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 93
- 239000003990 capacitor Substances 0.000 claims abstract description 53
- 238000000034 method Methods 0.000 claims abstract description 40
- 229910021342 tungsten silicide Inorganic materials 0.000 claims abstract description 33
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims abstract description 32
- 238000000151 deposition Methods 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 238000000059 patterning Methods 0.000 claims abstract description 3
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 20
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 10
- 238000005468 ion implantation Methods 0.000 claims description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 4
- 229910052698 phosphorus Inorganic materials 0.000 claims description 4
- 239000011574 phosphorus Substances 0.000 claims description 4
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 claims description 2
- 230000001681 protective effect Effects 0.000 claims description 2
- 238000001312 dry etching Methods 0.000 description 8
- 230000008021 deposition Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 229910052731 fluorine Inorganic materials 0.000 description 3
- 239000011737 fluorine Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000005019 vapor deposition process Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 버퍼 폴리 실리콘을 이용한 아날로그 반도체 소자의 제조 방법에 관한 것이다. 본 발명의 아날로그 반도체 소자의 제조 방법은 필드 영역과 소자 영역이 형성된 반도체 기판 위에 필드 산화막과 게이트 산화막 및 제 1 폴리 실리콘층을 순차적으로 증착하는 단계와, 상기 제 1 폴리 실리콘층 위에 텅스텐 실리사이드막을 증착하는 단계와, 상기 텅스텐 실리사이드막 위에 버퍼 폴리 실릭콘막을 증착하는 단계 및 상기 제 1 폴리 실리콘층과 상기 텅스텐 실리사이드막 및 상기 버퍼 폴리 실리콘막을 패터닝하여 게이트 전극 및 캐패시터 하부 전극을 형성하는 단계를 포함한다. 따라서 본 발명에 의하면, 제 1 폴리 실리콘으로 형성된 게이트 전극의 비저항성 문제를 개선하기 위하여 텅스텐 실리사이드막을 제 1 폴리 실리콘막 상부에 증착함으로써, 고속의 동작 속고를 요구하는 아날로그 반도체 소자의 RC 딜레이 및 게이트 쉬트 저항 성분을 줄일 수 있다.
아날로그 반도체 소자, 버퍼 폴리실리콘, 캐패시터, 트랜지스터
Description
도 1a 내지 도 1f는 종래 기술의 실시예에 따른 PIP 캐패시터와 MOS 트랜지스터의 제조 공정 수순을 나타낸 단면도들;
도 2a 내지 도 2i는 본 발명의 실시예에 따른 PIP 캐패시터와 MOS 트랜지스터의 제조 공정 수순을 나타낸 단면도들;
도 3은 본 발명의 실시예에 따른 버퍼 폴리 실리콘 적용시 PIP 캐패시터의 전압 선형 특성을 나타내는 파형도;
도 4는 종래 기술의 실시예에 따른 버퍼 폴리 실리콘 미적용시 PIP 캐패시터의 전압 선형 특성을 나타내는 파형도;
도 5는 본 발명의 실시예에 따른 버퍼 폴리 실리콘 적용시 각 층의 두께를 나타내는 도면;
도 6은 종래 기술의 실시예에 따른 버퍼 폴리 실리콘 미적용시 각 층의 두께를 나타내는 도면;
도 7은 종래 기술의 실시예에 따른 평탄화 공정 스킵시 제 2 폴리 실리콘은 찌거기를 나타내는 도면; 그리고
도 8은 종래 기술의 실시예에 따른 평탄화 공정 스킵시 플라즈마 어텍 현상 으로 인한 활성 영역에서의 오버 에칭 상태를 나타내는 도면이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 필드 산화막 102 : 게이트 산화막
104, 124 : 폴리 실리콘막 106 : 텅스텐 실리사이드막
108 : 버퍼 폴리 실리콘막 110 : 게이트 전극
112 : 캐패시터 하부 전극 114 : 소오스 영역
116 : 드레인 영역 118 : TEOS 막
120, 126 : BPSG 막 122 : 산화막(유전체막)
본 발명은 반도체 소자 제조 방법에 관한 것으로, 좀 더 구체적으로는 버퍼 폴리 실리콘을 이용한 아날로그 반도체 소자의 제조 방법에 관한 것이다.
도 1a 내지 도 1f는 종래 기술에 따른 PIP(Poly Insulator Poly) 캐패시터와 MOS(Metal Oxide Silicon) 트랜지스터를 병행하여 제조하는 공정 수순들을 나타내고 있다.
도 1a를 참조하면, 상기 반도체 소자는 소자 간의 절연을 위한 필드 산화막(field oxide)(10)과 게이트 산화막(gate oxide)(12)이 형성된 반도체 기판 위에 게이트 전극 및 PIP 캐패시터의 하부 전극으로 사용하는 제 1 폴리 실리콘(14)을 증착 및 도핑한다.
이어서 도 1b에 도시된 바와 같이, 마스크를 이용하여 선택적 건식 식각 공정을 이용하여 게이트 산화막(12) 위에 게이트 전극(16)을 형성하고, 필드 산화막 (10)위에 PIP 캐패시터의 하부 전극(18)을 형성한다.
도 1c를 참조하면, 폴리 실리콘 사이에 유전체(20)를 증착한다. 예컨대, 유전체(20)는 산화막(SiO2)을 저압 화학 기상 증착(LPCVD) 공정을 통해 증착한다. 도 1d를 참조하면, 제 2 폴리 실리콘(22)으로 PIP 캐패시터의 상부 전극을 증착한다.
도 1e를 참조하면, PIP 캐패시터의 상부 전극을 마스크를 이용하여 선택적 건식 식각 공정을 통해 형성한다. 이 때, 제 2 폴리 실리콘(22)으로 형성된 PIP 캐패시터의 상부 전극의 하단에는 산화막(20)이 남게 되며, 나머지 부분은 건식 식각에 의하여 제거된다.
그리고 도 1f를 참조하면, MOS 트랜지스터의 소오스, 드레인(24, 26)을 이온 주입 공정을 통해 형성하고, 이 후 공정에서 형성된 금속 배선(미도시됨)의 절연을 위한 TEOS 막(28)과 BPSG 막(30)을 CVD 공정을 통해 형성한다. 그리고 금속 배선과 소오스와 드래인 및 PIP 캐패시터의 하부 전극, 상부 전극을 연결하기 위하여 콘택 홀을 형성하고, 금속 배선을 연결한다.
상술한 바와 같이, 종래 기술의 PIP 캐패시터 형성 방법은 제 1 폴리 실리콘을 이용한 게이트 전극과 캐패시터 하부 전극 형성 후, 제 1 폴리 실리콘을 이용한 캐패시터 상부 전극을 형성한다.
제 1 폴리 실리콘만으로 형성된 게이트 전극은 최근 빠른 처리 속도를 요구하는 아날로그 소자 제조시 게이트 전극 자체의 저항 성분으로 인하여 소자 타겟을 만족시키기 어려우며, 제 1 폴리 실리콘으로 형성된 게이트 전극 및 캐패시터의 하부 전극은 필드 산화막과 더불어 반도체 소자의 단차를 더욱 심화시킨다.
그리고 단자에 의해서 제 2 폴리 실리콘을 증착 후, 마스크를 이용한 제 2 폴리 실리콘의 선택적 식각시, 도 7에 도시된 바와 같이, 제 1 폴리 실리콘으로 형성된 게이트 전극과 PIP 캐패시터의 하부 전극의 측벽에 건식 식각 장비의 선택비 부족 및 단차 등으로 유발되는 제 2 폴리 실리콘 찌꺼기(residue)가 발생되며, 이 찌꺼기는 게이트 폴리 실리콘 사이의 쇼트 페일을 유발한다.
또한 제 2 폴리 실리콘 찌꺼기를 제거하기 위한 과도한 건식 식각시 도 8에 도시된 바와 같이, 게이트 산화막의 손상이 필연적으로 발생되어, 손상된 게이트 산화막으로 통하여 접합 누출 현상을 유발시키게 된다.
본 발명의 목적은 상술한 문제점을 해결하기 위한 것으로, 버퍼 폴리 실리콘을 이용하여 게이트 전극의 처리 속도 향상과 저항 성분 감소시키기 위한 아날로그 반도체 소자의 제조 방법을 제공하는데 있다.
기존 아날로그 반도체 소자의 제 1 폴리 실리콘만으로 형성된 게이트 전극의 저항 성분 문제를 개선하기 위하여 텅스텐 실리사이드를 제 1 폴리 실리콘 상부에 증착하여 아날로그 반도체 소자의 RC 딜레이 및 게이트 시트 저항 성분을 줄일 수 있다.
그러나 텅스텐 실리사이드의 상부에 직접 형성되는 PIP 캐패시터는 텅스텐 실리사이드 증착시 반응 물질인 불소(fluorine)에 의한 효과적인 IPO 두께 증가 및 높은 정밀도를 요하는 PIP 캐패시터의 전압 선형 특성을 약화시킨다. 예를 들어, 아날로그 회로의 경우, 네거티브 전압에서 포지티브 전압까지 전 영역에 걸쳐 캐패시터를 사용하므로 전체 동작 전압에서 캐패시턴스의 변화가 적어야 된다.
이를 개선하기 위하여 캐패시터 형성 공정 전 텅스템 실리사이드 증착 후, 버퍼 폴리 실리콘을 텅스텐 실리사이드 상부에 증착하여 PIP 캐패시터 특성의 열화 문제를 해결한다.
이 후, 기 형성된 제 1 폴리 실리콘에 의해 발생되는 하부 전극 단차로 인한 제 2 폴리 실리콘 식각시, 폴리 실리콘 찌꺼기가 발생되며, 이를 개선하기 위하여 TEOS 막과 BPSG 막을 CVD 방법으로 증착한 후, BPSG 플로우 및 웨이퍼 전면 건식각 방법으로 제 2 폴리 실리콘 증착 전 평탄화를 실시하여 폴리 실리콘 찌꺼기 문제를 개선한다. 이 때, 텅스텐 실리사이드 막 위에 증착된 버퍼 폴리 실리콘은 TEOS 막 및 BPSG 막과의 식각비 차이로 에칭시 발생되는 씨크니스 손실 및 에치 어택 없이 버퍼 폴리 실리콘은 노출되게 되며, 이 후, PIP 캐패시터의 유전체로 사용되는 IPO 산화막 및 제 2 폴리 실리콘 상부 전극을 형성하도록 한다.
상술한 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 아날로그 반도체 소자의 제조 방법은 필드 영역과 소자 영역이 형성된 반도체 기판 위에 필드 산화막과 게이트 산화막 및 제 1 폴리 실리콘층을 순차적으로 증착하는 단계와, 상기 제 1 폴리 실리콘층 위에 텅스텐 실리사이드막을 증착하는 단계와, 상기 텅스텐 실리사이드막 위에 버퍼 폴리 실릭콘막을 증착하는 단계 및 상기 제 1 폴리 실리콘층 과 상기 텅스텐 실리사이드막 및 상기 버퍼 폴리 실리콘막을 패터닝하여 게이트 전극 및 캐패시터 하부 전극을 형성하는 단계를 포함한다.
이 실시예에서 상기 버퍼 폴리 실리콘막은 두께가 약 300 ~ 600 Å을 가지며, POCl3 또는 포스포러스 이온 주입 공정으로 형성되는 것이 바람직하며, 또한 상기 버퍼 폴리 실리콘막은 상기 텅스텐 실리사이드막을 보호하기 위한 보호막으로 구비된다.
그리고 상기 게이트 전극 및 상기 캐패시터 하부 전극이 형성된 반도체 기판 위에 제 2 폴리 실리콘층을 증착하는 단계와, 상기 제 2 폴리 실리콘층 위에 TEOS 막과 제 1 BPSG 막을 순차적으로 증착하고, 상기 제 1 BPSG 막을 평탄화하는 단계 및 상기 평탄화된 반도체 기판 전면에 에치백 공정을 실시하는 단계를 더 포함하여, 상기 제 2 폴리 실리콘층의 찌꺼기를 제거하는 것이 바람직하다.
따라서 본 발명에 의하면, 제 1 폴리 실리콘으로 형성된 게이트 전극의 비저항성 문제를 개선하기 위하여 텅스텐 실리사이드막을 제 1 폴리 실리콘막 상부에 증착하여 고속을 요구하는 아날로그 반도체 소자의 RC 딜레이 및 게이트 쉬트 저항 성분을 줄일 수 있다.
이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명한다.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 PIP 캐패시터 소자의 제조 방법을 나타내는 단면도들이다.
도 2a를 참조하면, 필드 영역과 소자 영역이 형성된 반도체 기판 위에 반도체 소자 간의 절연을 위한 필드 산화막(100)과, 게이트 산화막(102)을 형성하고, 게이트 전극 및 PIP 캐패시터의 하부 전극으로 사용하기 위한 제 1 폴리 실리콘층(104)을 약 700 ~ 1500 Å의 두께가 되도록 증착 및 도핑한다.
이 후, 게이트 전극의 비저항(resistivity) 문제를 개선하기 위하여 텅스텐 실리사이드막(106)을 제 1 폴리 실리콘층(104) 상부에 약 700 ~ 1500 Å의 두께가 되도록 증착하여 아날로그 반도체의 RC 딜레이 및 게이트 쉬트 저항 성분(gate sheet resistance)을 30 Ω/ □으로 줄일 수 있다.
이 때, 텅스텐 실리사이드막(106)의 상부에 직접 형성되는 PIP 캐패시터는 텅스텐 실리사이드막(106) 증착시, 반응 물질인 불소에 의한 효과적인 IPO 두께 증가 현상 및 PIP 캐패시터의 전압 선형성 특성을 악화시킨다. 즉, 아날로그 회로의 전압 선형성 특성의 경우, 네거티브 전압에서 포지티브 전압까지 전 영역에 걸쳐 캐패시터를 사용하므로 전체 동작 전압에서 캐패시턴스의 변화가 적어야 한다.
따라서 상기 캐패시턴스 특성 문제를 개선하기 위하여 텅스텐 실리사이드막(106) 증착 후 버퍼 폴리 실리콘막(108)을 텅스텐 실리사이드막(106) 상부에 약 300 ~ 600 Å 증착 및 도핑하여 PIP 캐패시터 특성 열화 문제를 해결한다. 상기 실험 결과를 도 3 내지 도 6에 도시되어 있으며 전압 선형성 특성은 100 ppm/V 에서 10 ppm/V 이하로 향상되었다.
도 2b를 참조하면, 마스크를 이용한 선택적 건식 식각 공정을 이용하여 게이트 산화막(102) 위에 게이트 전극(110)을 제 1 폴리 실리콘(104), 텅스텐 실리사이드(106) 및 버퍼 폴리 실리콘(108)으로 형성하고, 동시에 필드 산화막(100) 위에 PIP 캐패시터의 하부 전극(112)을 형성한다. 이 후, 이온 주입 공정을 이용하여 트랜지스터의 소오스, 드레인(114, 116)을 형성하여 트랜지스터 제조 공정을 완료한다.
도 2c를 참조하면, 트랜지스터의 문턱 전압 변화 등을 방지하기 위하여 게이트 전극 위에 TEOS 막(118)(예를 들어, Si(OC2H5)4 )을 화학 기상 증착 공정으로 650 ~ 750 ℃ 온도에서 두께가 약 700 ~ 1300 Å 되도록 증착시킨다.
도 2d를 참조하면, 제 1 폴리 실리콘으로 기형성된 게이트 전극(110)과 PIP 캐패시터 하부 전극(112)의 단차 완화를 위하여 BPSG 막((120)을 화학 기상 증착 공정으로 두께가 약 2000 ~ 3000 Å 으로 증착한 후, BPSG 막(120)을 약 850 Å 에서 30 ~ 60 분 정도 열공정을 적용하여 평탄화하여 BPSG 막(120)을 플로우시켜 단차 문제를 해결한다.
도 2e를 참조하면, TEOS 막(118)과 BPSG 막(120)의 플로우를 이용하여 평탄화를 실시한 후, 웨이퍼 전면에 걸친 건식 식각 즉, 웨이퍼 블랭크 에치백 공정을 실시하여 완벽한 평탄화를 이룬다.
이 때, 게이트 폴리 실리콘 위에 BPSG 막(120)이 상단을 덮고 있으며, 토폴로지가 높은 필드 산화막 상단에 존재하는 PIP 캐패시터의 하부 전극에는 TEOS 막(118)과 버퍼 폴리 실리콘막(108)의 에치 선택비 차이에 의하여 버퍼 폴리 실리콘막(108)이 오픈된 상태로 남아 있게 된다.
도 2f를 참조하면, PIP 캐패시터의 하부 전극(112)의 상단 부분에 존재하는 버퍼 폴리 실리콘막(108) 위에 PIP 캐패시터의 유전체로 사용될 산화막(122)을 화학 기상 증착 공정으로 두께가 약 200 ~ 800 Å 으로 증착한다. 이 때, 증착되는 산화막(122)의 두께는 유닛 캐패시턴스에 따라 달라질 수 있다.
도 2g를 참조하면, PIP 캐패시터의 상부 전극으로 사용된 제 2 폴리 실리콘막(124)을 증착시킨 후, 이온 주입 공정을 이용하여 도핑시킨다.
도 2h를 참조하면, PIP 캐패시터의 상부 전극을 형성하기 위하여 마스크를 이용한 선택적 식각 공정으로 형성한다. 이 때, 캐패시터의 유전체로 사용되는 산화막(122)은 두께가 약 100 ~ 700 Å 정도가 되도록 남긴다. 잔존하는 산화막(122)은 후속 공정에서 적용되는 제 2 BPSG 막(도 2i의 126)으로부터 발생되는 포스핀(수소화인, PH3)과 보롬(B2H6)으로 구성된 불순물의 열공정에 의한 아웃 디퓨전(out diffusion) 시, 차단막 역할을 한다.
그리고 도 2i를 참조하면, 후속 금속 배선과의 절연을 위하여 제 2 BPSG 막(126)을 화학 기상 증착 공정으로 두께 약 2000 ~ 4000 Å 이 되도록 증착시킨다. BPSG 막(126)의 평탄화를 위하여 850 Å 에서 30 ~ 60 분간 열공정을 적용하여 BPSG 막을 플로우시킨다.
이 후, 도면에는 도시되지 않았지만, 금속 배선과 소오스, 드레인 및 PIP 캐패시터의 하부 전극, 상부 전극을 전기적으로 연결하기 위하여 콘택 홀을 형성하고, 금속 배선으로 연결시킨다.
상술한 실시예에서 기술된 버퍼 폴리 실리콘막 증착 후 도핑 공정은 POCL3, 포스퍼러스 주입 등 다양하게 사용될 수 있으며, 버퍼 폴리 실리콘막 증착 후, 평탄화를 위하여 사용되는 재질 역시 TEOS 막 증착 후 BPSG 막 및 SOG 등 다양하게 적용될 수 있음은 자명하다 하겠다.
도 3은 본 발명의 실시예에 따른 버퍼 폴리 실리콘 적용시 PIP 캐패시터의 전압 선형 특성을 나타내는 파형도이고, 도 4는 종래 기술의 실시예에 따른 버퍼 폴리 실리콘 미적용시 PIP 캐패시터의 전압 선형 특성을 나타내는 파형도이다.
이들 도면을 비교하면, 본 발명에서는 캐패시터 형성 공전 전 텅스텐 실리사이드막 증착 후, 버퍼 폴리 실리콘막을 텅스텐 실리사이드막 상부에 증착하여 PIP 캐패시터의 특성 열화 문제를 해결하므로 전압 선형성을 100 ppm/V 에서 약 10 ppm/V 이내로 낮추었음을 알 수 있다.
그리고 도 5는 본 발명의 실시예에 따른 버퍼 폴리 실리콘 적용시 각 층의 두께를 나타내는 도면이고, 도 6은 종래 기술의 실시예에 따른 버퍼 폴리 실리콘 미적용시 각 층의 두께를 나타내는 도면이다.
이들 도면을 비교하면, 동일한 증착 공정에 의하여 버퍼 폴리실리콘막의 적용 여부에 따라 단차가 개선됨을 알 수 있다. 즉, 증착 공정시 두께를 약 370 Å으로 진행하였지만, 버퍼 폴리실리콘막 미적용시에는 약 567 Å의 두께로 증착되어 단차가 증가하게 되었으며, 이를 개선하기 위하여 버퍼 폴리실리콘막을 적용한 경우, 약 393 Å의 두께로 증착되었다.
상술한 실시예를 통하여 본 발명의 기술적 사상을 구체적으로 기술하였으나, 상기 실시예는 그 설명을 위한 것일 뿐, 기술적 사상을 제한하기 위한 것이 아님을 주의해야 한다. 또한 본 발명의 기술 분야의 통상의 전문가라면, 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명은 기존 아날로그 반도체 소자의 제 1 폴리 실리콘으로 형성된 게이트 전극의 비저항성 문제를 개선하기 위하여 텅스텐 실리사이드막을 제 1 폴리 실리콘막 상부에 증착하여 고속을 요구하는 아날로그 반도체 소자의 RC 딜레이 및 게이트 쉬트 저항 성분을 30 Ω/ □에서 5 Ω/ □으로 줄일 수 있다.
텅스텐 실리사이드막의 상부에 직접 형성되는 PIP 캐패시터는 텅스텐 실리사이드막 증착시 반응 물질인 불소에 의하여 효과적인 IPO 두께 증가 현상 및 PIP 캐패시터의 전압 선형성 특성을 발생시키지만, 본 발명에서는 캐패시터 형성 공전 전 텅스텐 실리사이드막 증착 후, 버퍼 폴리 실리콘막을 텅스텐 실리사이드막 상부에 증착하여 PIP 캐패시터의 특성 열화 문제를 해결하므로 전압 선형성을 100 ppm/V 에서 10 ppm/V 이내로 낮추며, 고정밀도를 요하는 아날로그 반도체 소자의제조가 가능하다.
또한 본 발명은 제 1 폴리 실리콘막으로 구성된 게이트 전극 및 캐패시터 하부 전극의 단차에 의하여 제 2 폴리 실리콘 막 건식 식각 공정에서 발생되는 폴리 실리콘 찌거기 발생 문제를 해결할 수 있다.
기형성된 게이트 전극 및 캐패시터의 하부 전극의 단차를 해결하기 위하여 TEOS 막과 BPSG 막을 하학 기상 증착 공정으로 증착한 후, BPSG 막 플로우 및 웨이퍼 전면에 걸쳐 블랭크 에치백 공정으로 평탄화하여 단차 문제를 해결하며, 종래 기술에서 발생되는 제 2 폴리 실리콘 성분의 찌거기를 통한 제 1 폴리 실리콘 간의 브리지 페일 문제를 사전에 방지할 수 있다.
또한 상기 블랭크 에치백 공정시 버퍼 폴리 실리콘막은 식각 저지막으로 사용되며, 텅스텐 실리사이드막이 플라즈마 공격을 받는 문제를 근복적으로 차단할 수 있다.
Claims (4)
- 아날로그 반도체 소자의 제조 방법에 있어서:필드 영역과 소자 영역이 형성된 반도체 기판 위에 필드 산화막과 게이트 산화막 및 제 1 폴리 실리콘층을 순차적으로 증착하는 단계와;상기 제 1 폴리 실리콘층 위에 텅스텐 실리사이드막을 증착하는 단계와;상기 텅스텐 실리사이드막 위에 버퍼 폴리 실릭콘막을 증착하는 단계 및;상기 제 1 폴리 실리콘층과 상기 텅스텐 실리사이드막 및 상기 버퍼 폴리 실리콘막을 패터닝하여 게이트 전극 및 캐패시터 하부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 아날로그 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 버퍼 폴리 실리콘막은 두께가 약 300 ~ 600 Å을 가지며, POCl3 또는 포스포러스 이온 주입 공정으로 형성되는 것을 특징으로 하는 아날로그 반도체 소자의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 버퍼 폴리 실리콘막은 상기 텅스텐 실리사이드막을 보호하기 위한 보호막으로 구비되는 것을 특징으로 하는 아날로그 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 게이트 전극 및 상기 캐패시터 하부 전극이 형성된 반도체 기판 위에 제 2 폴리 실리콘층을 증착하는 단계와;상기 제 2 폴리 실리콘층 위에 TEOS 막과 제 1 BPSG 막을 순차적으로 증착하고, 상기 제 1 BPSG 막을 평탄화하는 단계 및;상기 평탄화된 반도체 기판 전면에 에치백 공정을 실시하는 단계를 더 포함하여,상기 제 2 폴리 실리콘층의 찌꺼기를 제거하는 것을 특징으로 하는 아날로그 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020011680A KR100687618B1 (ko) | 2002-03-05 | 2002-03-05 | 버퍼 폴리 실리콘을 이용한 아날로그 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020011680A KR100687618B1 (ko) | 2002-03-05 | 2002-03-05 | 버퍼 폴리 실리콘을 이용한 아날로그 반도체 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030072111A KR20030072111A (ko) | 2003-09-13 |
| KR100687618B1 true KR100687618B1 (ko) | 2007-02-27 |
Family
ID=32223497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020011680A KR100687618B1 (ko) | 2002-03-05 | 2002-03-05 | 버퍼 폴리 실리콘을 이용한 아날로그 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100687618B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100597093B1 (ko) | 2003-12-31 | 2006-07-04 | 동부일렉트로닉스 주식회사 | 캐패시터 제조방법 |
| KR100613281B1 (ko) | 2004-06-07 | 2006-08-22 | 동부일렉트로닉스 주식회사 | 박막 커패시터의 제조 방법 |
| CN105185779B (zh) * | 2015-09-01 | 2017-11-10 | 成都方舟微电子有限公司 | 高阈值电压功率mos芯片、器件及提高阈值电压的方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000055260A (ko) * | 1999-02-04 | 2000-09-05 | 윤종용 | 반도체 집적회로의 커패시터 제조방법 |
-
2002
- 2002-03-05 KR KR1020020011680A patent/KR100687618B1/ko active IP Right Grant
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000055260A (ko) * | 1999-02-04 | 2000-09-05 | 윤종용 | 반도체 집적회로의 커패시터 제조방법 |
Non-Patent Citations (1)
| Title |
|---|
| 1020000055260 * |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030072111A (ko) | 2003-09-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100898265B1 (ko) | 수직 교환형 게이트 트랜지스터와 커패시터가 직접화된 구조체 및 제조 방법 | |
| US6165880A (en) | Double spacer technology for making self-aligned contacts (SAC) on semiconductor integrated circuits | |
| US5618749A (en) | Method of forming a semiconductor device having a capacitor and a resistor | |
| US20070207579A1 (en) | Semiconductor device with capacitor and fuse and its manufacture method | |
| KR100597093B1 (ko) | 캐패시터 제조방법 | |
| KR20000053397A (ko) | 반도체 집적 회로 장치 및 그 제조 방법 | |
| KR100713057B1 (ko) | 반도체 집적 회로 장치와 그 제조 방법 | |
| US7939410B2 (en) | Semiconductor device and manufacturing method thereof | |
| US10529854B1 (en) | Semiconductor device and method for fabricating the same | |
| KR100687618B1 (ko) | 버퍼 폴리 실리콘을 이용한 아날로그 반도체 소자의 제조방법 | |
| KR100515380B1 (ko) | 알루미늄구리-플러그를 이용하여 비아를 형성한 반도체소자 및 그 제조 방법 | |
| JP2003158196A (ja) | 半導体装置およびその製造方法 | |
| US20240087886A1 (en) | Forming a partially silicided element | |
| KR19980067517A (ko) | 반도체장치의 게이트패턴 및 그 제조방법 | |
| KR100560308B1 (ko) | 피아이피 캐패시터 제조 방법 | |
| KR100866690B1 (ko) | 반도체 소자의 콘택 홀 형성방법 | |
| KR100562744B1 (ko) | 반도체 소자의 층간 절연막 제조방법 | |
| WO2000068987A1 (fr) | Dispositif semi-conducteur et procede de fabrication d'un tel dispositif | |
| KR100290890B1 (ko) | 반도체소자의제조방법 | |
| KR100949874B1 (ko) | 반도체소자의 저장전극 형성방법 | |
| KR100956597B1 (ko) | 반도체장치의 제조방법 | |
| KR20010065914A (ko) | 대머신 게이트형 모스 트랜지스터 제조방법 | |
| KR100454127B1 (ko) | 반도체 장치의 배선 형성 방법 | |
| KR100998965B1 (ko) | 메탈 절연체 메탈 커패시터 및 그 제조방법 | |
| KR100537185B1 (ko) | 반도체소자 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130122 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20140116 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20150116 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20160119 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20170117 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20180116 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20190117 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20200116 Year of fee payment: 14 |