KR100687618B1 - Method of manufacturing analog semiconductor device - Google Patents
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Abstract
본 발명은 버퍼 폴리 실리콘을 이용한 아날로그 반도체 소자의 제조 방법에 관한 것이다. 본 발명의 아날로그 반도체 소자의 제조 방법은 필드 영역과 소자 영역이 형성된 반도체 기판 위에 필드 산화막과 게이트 산화막 및 제 1 폴리 실리콘층을 순차적으로 증착하는 단계와, 상기 제 1 폴리 실리콘층 위에 텅스텐 실리사이드막을 증착하는 단계와, 상기 텅스텐 실리사이드막 위에 버퍼 폴리 실릭콘막을 증착하는 단계 및 상기 제 1 폴리 실리콘층과 상기 텅스텐 실리사이드막 및 상기 버퍼 폴리 실리콘막을 패터닝하여 게이트 전극 및 캐패시터 하부 전극을 형성하는 단계를 포함한다. 따라서 본 발명에 의하면, 제 1 폴리 실리콘으로 형성된 게이트 전극의 비저항성 문제를 개선하기 위하여 텅스텐 실리사이드막을 제 1 폴리 실리콘막 상부에 증착함으로써, 고속의 동작 속고를 요구하는 아날로그 반도체 소자의 RC 딜레이 및 게이트 쉬트 저항 성분을 줄일 수 있다.The present invention relates to a method for manufacturing an analog semiconductor device using a buffer polysilicon. A method of manufacturing an analog semiconductor device according to the present invention includes sequentially depositing a field oxide film, a gate oxide film, and a first polysilicon layer on a semiconductor substrate on which a field region and a device region are formed, and depositing a tungsten silicide film on the first polysilicon layer. And depositing a buffer polysilicon film on the tungsten silicide film and patterning the first polysilicon layer, the tungsten silicide film, and the buffer polysilicon film to form a gate electrode and a capacitor lower electrode. . Therefore, according to the present invention, in order to improve the resistivity problem of the gate electrode formed of the first polysilicon, by depositing a tungsten silicide layer on the first polysilicon layer, the RC delay and the gate of the analog semiconductor device requiring high speed of operation. The sheet resistance component can be reduced.
아날로그 반도체 소자, 버퍼 폴리실리콘, 캐패시터, 트랜지스터Analog Semiconductor Devices, Buffer Polysilicon, Capacitors, Transistors
Description
도 1a 내지 도 1f는 종래 기술의 실시예에 따른 PIP 캐패시터와 MOS 트랜지스터의 제조 공정 수순을 나타낸 단면도들;1A to 1F are cross-sectional views illustrating a manufacturing process procedure of a PIP capacitor and a MOS transistor according to an embodiment of the prior art;
도 2a 내지 도 2i는 본 발명의 실시예에 따른 PIP 캐패시터와 MOS 트랜지스터의 제조 공정 수순을 나타낸 단면도들;2A to 2I are sectional views showing a manufacturing process procedure of a PIP capacitor and a MOS transistor according to an embodiment of the present invention;
도 3은 본 발명의 실시예에 따른 버퍼 폴리 실리콘 적용시 PIP 캐패시터의 전압 선형 특성을 나타내는 파형도;3 is a waveform diagram showing voltage linear characteristics of a PIP capacitor when buffer polysilicon is applied according to an embodiment of the present invention;
도 4는 종래 기술의 실시예에 따른 버퍼 폴리 실리콘 미적용시 PIP 캐패시터의 전압 선형 특성을 나타내는 파형도;4 is a waveform diagram showing voltage linear characteristics of a PIP capacitor when no buffer polysilicon is applied according to an embodiment of the prior art;
도 5는 본 발명의 실시예에 따른 버퍼 폴리 실리콘 적용시 각 층의 두께를 나타내는 도면;5 is a view showing the thickness of each layer when the buffer polysilicon application according to an embodiment of the present invention;
도 6은 종래 기술의 실시예에 따른 버퍼 폴리 실리콘 미적용시 각 층의 두께를 나타내는 도면;6 shows the thickness of each layer when no buffer polysilicon is applied according to a prior art embodiment;
도 7은 종래 기술의 실시예에 따른 평탄화 공정 스킵시 제 2 폴리 실리콘은 찌거기를 나타내는 도면; 그리고FIG. 7 is a view illustrating residues of second polysilicon when skipping a planarization process according to a prior art embodiment; FIG. And
도 8은 종래 기술의 실시예에 따른 평탄화 공정 스킵시 플라즈마 어텍 현상 으로 인한 활성 영역에서의 오버 에칭 상태를 나타내는 도면이다. FIG. 8 is a diagram illustrating an overetch state in an active region due to a plasma attack phenomenon when a planarization process is skipped according to an embodiment of the prior art.
* 도면의 주요 부분에 대한 부호 설명 *Explanation of symbols on the main parts of the drawings
100 : 필드 산화막 102 : 게이트 산화막100: field oxide film 102: gate oxide film
104, 124 : 폴리 실리콘막 106 : 텅스텐 실리사이드막104, 124: polysilicon film 106: tungsten silicide film
108 : 버퍼 폴리 실리콘막 110 : 게이트 전극108: buffer polysilicon film 110: gate electrode
112 : 캐패시터 하부 전극 114 : 소오스 영역112: capacitor lower electrode 114: source region
116 : 드레인 영역 118 : TEOS 막116: drain region 118: TEOS film
120, 126 : BPSG 막 122 : 산화막(유전체막)120, 126: BPSG film 122: oxide film (dielectric film)
본 발명은 반도체 소자 제조 방법에 관한 것으로, 좀 더 구체적으로는 버퍼 폴리 실리콘을 이용한 아날로그 반도체 소자의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing an analog semiconductor device using a buffer polysilicon.
도 1a 내지 도 1f는 종래 기술에 따른 PIP(Poly Insulator Poly) 캐패시터와 MOS(Metal Oxide Silicon) 트랜지스터를 병행하여 제조하는 공정 수순들을 나타내고 있다.1A to 1F illustrate process steps of manufacturing a PIP (Poly Insulator Poly) capacitor and a metal oxide silicon (MOS) transistor in parallel.
도 1a를 참조하면, 상기 반도체 소자는 소자 간의 절연을 위한 필드 산화막(field oxide)(10)과 게이트 산화막(gate oxide)(12)이 형성된 반도체 기판 위에 게이트 전극 및 PIP 캐패시터의 하부 전극으로 사용하는 제 1 폴리 실리콘(14)을 증착 및 도핑한다.Referring to FIG. 1A, the semiconductor device may be used as a gate electrode and a lower electrode of a PIP capacitor on a semiconductor substrate on which a
이어서 도 1b에 도시된 바와 같이, 마스크를 이용하여 선택적 건식 식각 공정을 이용하여 게이트 산화막(12) 위에 게이트 전극(16)을 형성하고, 필드 산화막 (10)위에 PIP 캐패시터의 하부 전극(18)을 형성한다.Subsequently, as shown in FIG. 1B, the
도 1c를 참조하면, 폴리 실리콘 사이에 유전체(20)를 증착한다. 예컨대, 유전체(20)는 산화막(SiO2)을 저압 화학 기상 증착(LPCVD) 공정을 통해 증착한다. 도 1d를 참조하면, 제 2 폴리 실리콘(22)으로 PIP 캐패시터의 상부 전극을 증착한다.Referring to FIG. 1C, a dielectric 20 is deposited between polysilicon. For example, the dielectric 20 deposits an oxide film SiO 2 through a low pressure chemical vapor deposition (LPCVD) process. Referring to FIG. 1D, the upper electrode of the PIP capacitor is deposited on the
도 1e를 참조하면, PIP 캐패시터의 상부 전극을 마스크를 이용하여 선택적 건식 식각 공정을 통해 형성한다. 이 때, 제 2 폴리 실리콘(22)으로 형성된 PIP 캐패시터의 상부 전극의 하단에는 산화막(20)이 남게 되며, 나머지 부분은 건식 식각에 의하여 제거된다.Referring to FIG. 1E, an upper electrode of the PIP capacitor is formed through a selective dry etching process using a mask. At this time, the
그리고 도 1f를 참조하면, MOS 트랜지스터의 소오스, 드레인(24, 26)을 이온 주입 공정을 통해 형성하고, 이 후 공정에서 형성된 금속 배선(미도시됨)의 절연을 위한 TEOS 막(28)과 BPSG 막(30)을 CVD 공정을 통해 형성한다. 그리고 금속 배선과 소오스와 드래인 및 PIP 캐패시터의 하부 전극, 상부 전극을 연결하기 위하여 콘택 홀을 형성하고, 금속 배선을 연결한다.Referring to FIG. 1F, the source and
상술한 바와 같이, 종래 기술의 PIP 캐패시터 형성 방법은 제 1 폴리 실리콘을 이용한 게이트 전극과 캐패시터 하부 전극 형성 후, 제 1 폴리 실리콘을 이용한 캐패시터 상부 전극을 형성한다.As described above, in the PIP capacitor forming method of the prior art, after the gate electrode and the capacitor lower electrode are formed using the first polysilicon, the capacitor upper electrode is formed using the first polysilicon.
제 1 폴리 실리콘만으로 형성된 게이트 전극은 최근 빠른 처리 속도를 요구하는 아날로그 소자 제조시 게이트 전극 자체의 저항 성분으로 인하여 소자 타겟을 만족시키기 어려우며, 제 1 폴리 실리콘으로 형성된 게이트 전극 및 캐패시터의 하부 전극은 필드 산화막과 더불어 반도체 소자의 단차를 더욱 심화시킨다.The gate electrode formed of only the first polysilicon is difficult to satisfy the device target due to the resistive component of the gate electrode itself when manufacturing an analog device which requires a high processing speed in recent years, and the gate electrode formed of the first polysilicon and the lower electrode of the capacitor In addition to the oxide film, the step height of the semiconductor element is further deepened.
그리고 단자에 의해서 제 2 폴리 실리콘을 증착 후, 마스크를 이용한 제 2 폴리 실리콘의 선택적 식각시, 도 7에 도시된 바와 같이, 제 1 폴리 실리콘으로 형성된 게이트 전극과 PIP 캐패시터의 하부 전극의 측벽에 건식 식각 장비의 선택비 부족 및 단차 등으로 유발되는 제 2 폴리 실리콘 찌꺼기(residue)가 발생되며, 이 찌꺼기는 게이트 폴리 실리콘 사이의 쇼트 페일을 유발한다.After depositing the second polysilicon by the terminal, when selectively etching the second polysilicon using the mask, as shown in FIG. 7, dry the sidewalls of the gate electrode formed of the first polysilicon and the lower electrode of the PIP capacitor. Second polysilicon residues are generated, which are caused by a lack of selectivity of the etching equipment, a step, and the like, which causes short failing between the gate polysilicons.
또한 제 2 폴리 실리콘 찌꺼기를 제거하기 위한 과도한 건식 식각시 도 8에 도시된 바와 같이, 게이트 산화막의 손상이 필연적으로 발생되어, 손상된 게이트 산화막으로 통하여 접합 누출 현상을 유발시키게 된다.In addition, during excessive dry etching to remove the second poly silicon residue, as shown in FIG. 8, damage of the gate oxide film is inevitably generated, causing a junction leakage phenomenon through the damaged gate oxide film.
본 발명의 목적은 상술한 문제점을 해결하기 위한 것으로, 버퍼 폴리 실리콘을 이용하여 게이트 전극의 처리 속도 향상과 저항 성분 감소시키기 위한 아날로그 반도체 소자의 제조 방법을 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to solve the above problems, and to provide a method of manufacturing an analog semiconductor device for improving the processing speed and reducing the resistance component of a gate electrode using buffer polysilicon.
기존 아날로그 반도체 소자의 제 1 폴리 실리콘만으로 형성된 게이트 전극의 저항 성분 문제를 개선하기 위하여 텅스텐 실리사이드를 제 1 폴리 실리콘 상부에 증착하여 아날로그 반도체 소자의 RC 딜레이 및 게이트 시트 저항 성분을 줄일 수 있다.Tungsten silicide may be deposited on the first polysilicon to improve the resistance component of the gate electrode formed of only the first polysilicon of the conventional analog semiconductor device, thereby reducing the RC delay and the gate sheet resistance of the analog semiconductor device.
그러나 텅스텐 실리사이드의 상부에 직접 형성되는 PIP 캐패시터는 텅스텐 실리사이드 증착시 반응 물질인 불소(fluorine)에 의한 효과적인 IPO 두께 증가 및 높은 정밀도를 요하는 PIP 캐패시터의 전압 선형 특성을 약화시킨다. 예를 들어, 아날로그 회로의 경우, 네거티브 전압에서 포지티브 전압까지 전 영역에 걸쳐 캐패시터를 사용하므로 전체 동작 전압에서 캐패시턴스의 변화가 적어야 된다.However, PIP capacitors formed directly on top of tungsten silicides weaken the voltage linearity of PIP capacitors that require high precision and effective IPO thickness increase by fluorine, a reaction material, during tungsten silicide deposition. For example, in analog circuits, the capacitors are used over the entire range from negative voltage to positive voltage, so the change in capacitance at the total operating voltage should be small.
이를 개선하기 위하여 캐패시터 형성 공정 전 텅스템 실리사이드 증착 후, 버퍼 폴리 실리콘을 텅스텐 실리사이드 상부에 증착하여 PIP 캐패시터 특성의 열화 문제를 해결한다.To improve this, after the tungsten silicide deposition before the capacitor formation process, buffer polysilicon is deposited on the tungsten silicide to solve the problem of deterioration of the PIP capacitor characteristics.
이 후, 기 형성된 제 1 폴리 실리콘에 의해 발생되는 하부 전극 단차로 인한 제 2 폴리 실리콘 식각시, 폴리 실리콘 찌꺼기가 발생되며, 이를 개선하기 위하여 TEOS 막과 BPSG 막을 CVD 방법으로 증착한 후, BPSG 플로우 및 웨이퍼 전면 건식각 방법으로 제 2 폴리 실리콘 증착 전 평탄화를 실시하여 폴리 실리콘 찌꺼기 문제를 개선한다. 이 때, 텅스텐 실리사이드 막 위에 증착된 버퍼 폴리 실리콘은 TEOS 막 및 BPSG 막과의 식각비 차이로 에칭시 발생되는 씨크니스 손실 및 에치 어택 없이 버퍼 폴리 실리콘은 노출되게 되며, 이 후, PIP 캐패시터의 유전체로 사용되는 IPO 산화막 및 제 2 폴리 실리콘 상부 전극을 형성하도록 한다.Thereafter, when the second polysilicon is etched due to the lower electrode step generated by the first polysilicon formed, polysilicon residues are generated. In order to improve this, the TEOS film and the BPSG film are deposited by the CVD method, and then the BPSG flow is performed. And planarization before the second polysilicon deposition by the wafer front dry etching method to improve the polysilicon waste problem. At this time, the buffer polysilicon deposited on the tungsten silicide film is exposed to the buffer polysilicon without the loss of etch and the etch attack caused by etching due to the difference in etching ratio between the TEOS film and the BPSG film, and then the dielectric of the PIP capacitor To form an IPO oxide film and the second poly silicon upper electrode used as.
상술한 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 아날로그 반도체 소자의 제조 방법은 필드 영역과 소자 영역이 형성된 반도체 기판 위에 필드 산화막과 게이트 산화막 및 제 1 폴리 실리콘층을 순차적으로 증착하는 단계와, 상기 제 1 폴리 실리콘층 위에 텅스텐 실리사이드막을 증착하는 단계와, 상기 텅스텐 실리사이드막 위에 버퍼 폴리 실릭콘막을 증착하는 단계 및 상기 제 1 폴리 실리콘층 과 상기 텅스텐 실리사이드막 및 상기 버퍼 폴리 실리콘막을 패터닝하여 게이트 전극 및 캐패시터 하부 전극을 형성하는 단계를 포함한다.According to one aspect of the present invention for achieving the above object, a method of manufacturing an analog semiconductor device comprises the steps of sequentially depositing a field oxide film, a gate oxide film and a first polysilicon layer on a semiconductor substrate on which the field region and the device region are formed; Depositing a tungsten silicide layer on the first polysilicon layer, depositing a buffer polysilicon layer on the tungsten silicide layer, and patterning the first polysilicon layer, the tungsten silicide layer, and the buffer polysilicon layer to form a gate. Forming an electrode and a capacitor lower electrode.
이 실시예에서 상기 버퍼 폴리 실리콘막은 두께가 약 300 ~ 600 Å을 가지며, POCl3 또는 포스포러스 이온 주입 공정으로 형성되는 것이 바람직하며, 또한 상기 버퍼 폴리 실리콘막은 상기 텅스텐 실리사이드막을 보호하기 위한 보호막으로 구비된다.In this embodiment, the buffer polysilicon film has a thickness of about 300 to 600 Pa, and is preferably formed by POCl 3 or phosphorus ion implantation process, and the buffer polysilicon film is provided as a protective film for protecting the tungsten silicide film. do.
그리고 상기 게이트 전극 및 상기 캐패시터 하부 전극이 형성된 반도체 기판 위에 제 2 폴리 실리콘층을 증착하는 단계와, 상기 제 2 폴리 실리콘층 위에 TEOS 막과 제 1 BPSG 막을 순차적으로 증착하고, 상기 제 1 BPSG 막을 평탄화하는 단계 및 상기 평탄화된 반도체 기판 전면에 에치백 공정을 실시하는 단계를 더 포함하여, 상기 제 2 폴리 실리콘층의 찌꺼기를 제거하는 것이 바람직하다.And depositing a second polysilicon layer on the semiconductor substrate on which the gate electrode and the capacitor lower electrode are formed, sequentially depositing a TEOS film and a first BPSG film on the second polysilicon layer, and planarizing the first BPSG film. And performing an etch back process on the entire surface of the planarized semiconductor substrate, to remove the residue of the second polysilicon layer.
따라서 본 발명에 의하면, 제 1 폴리 실리콘으로 형성된 게이트 전극의 비저항성 문제를 개선하기 위하여 텅스텐 실리사이드막을 제 1 폴리 실리콘막 상부에 증착하여 고속을 요구하는 아날로그 반도체 소자의 RC 딜레이 및 게이트 쉬트 저항 성분을 줄일 수 있다.Therefore, according to the present invention, in order to improve the resistivity problem of the gate electrode formed of the first polysilicon, a tungsten silicide film is deposited on the first polysilicon film, thereby reducing the RC delay and gate sheet resistance components of the analog semiconductor device requiring high speed. Can be reduced.
이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명한다.DETAILED DESCRIPTION Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 PIP 캐패시터 소자의 제조 방법을 나타내는 단면도들이다.2A to 2I are cross-sectional views illustrating a method of manufacturing a PIP capacitor device according to an embodiment of the present invention.
도 2a를 참조하면, 필드 영역과 소자 영역이 형성된 반도체 기판 위에 반도체 소자 간의 절연을 위한 필드 산화막(100)과, 게이트 산화막(102)을 형성하고, 게이트 전극 및 PIP 캐패시터의 하부 전극으로 사용하기 위한 제 1 폴리 실리콘층(104)을 약 700 ~ 1500 Å의 두께가 되도록 증착 및 도핑한다.Referring to FIG. 2A, a
이 후, 게이트 전극의 비저항(resistivity) 문제를 개선하기 위하여 텅스텐 실리사이드막(106)을 제 1 폴리 실리콘층(104) 상부에 약 700 ~ 1500 Å의 두께가 되도록 증착하여 아날로그 반도체의 RC 딜레이 및 게이트 쉬트 저항 성분(gate sheet resistance)을 30 Ω/ □으로 줄일 수 있다.Afterwards, in order to improve the resistivity problem of the gate electrode, a
이 때, 텅스텐 실리사이드막(106)의 상부에 직접 형성되는 PIP 캐패시터는 텅스텐 실리사이드막(106) 증착시, 반응 물질인 불소에 의한 효과적인 IPO 두께 증가 현상 및 PIP 캐패시터의 전압 선형성 특성을 악화시킨다. 즉, 아날로그 회로의 전압 선형성 특성의 경우, 네거티브 전압에서 포지티브 전압까지 전 영역에 걸쳐 캐패시터를 사용하므로 전체 동작 전압에서 캐패시턴스의 변화가 적어야 한다.At this time, the PIP capacitor formed directly on the
따라서 상기 캐패시턴스 특성 문제를 개선하기 위하여 텅스텐 실리사이드막(106) 증착 후 버퍼 폴리 실리콘막(108)을 텅스텐 실리사이드막(106) 상부에 약 300 ~ 600 Å 증착 및 도핑하여 PIP 캐패시터 특성 열화 문제를 해결한다. 상기 실험 결과를 도 3 내지 도 6에 도시되어 있으며 전압 선형성 특성은 100 ppm/V 에서 10 ppm/V 이하로 향상되었다.Therefore, in order to improve the capacitance characteristic problem, after the deposition of the
도 2b를 참조하면, 마스크를 이용한 선택적 건식 식각 공정을 이용하여 게이트 산화막(102) 위에 게이트 전극(110)을 제 1 폴리 실리콘(104), 텅스텐 실리사이드(106) 및 버퍼 폴리 실리콘(108)으로 형성하고, 동시에 필드 산화막(100) 위에 PIP 캐패시터의 하부 전극(112)을 형성한다. 이 후, 이온 주입 공정을 이용하여 트랜지스터의 소오스, 드레인(114, 116)을 형성하여 트랜지스터 제조 공정을 완료한다.Referring to FIG. 2B, the
도 2c를 참조하면, 트랜지스터의 문턱 전압 변화 등을 방지하기 위하여 게이트 전극 위에 TEOS 막(118)(예를 들어, Si(OC2H5)4 )을 화학 기상 증착 공정으로 650 ~ 750 ℃ 온도에서 두께가 약 700 ~ 1300 Å 되도록 증착시킨다.Referring to FIG. 2C, a TEOS film 118 (eg, Si (OC 2 H 5 ) 4 ) is deposited on a gate electrode at a temperature of 650 ° C. to 750 ° C. in a chemical vapor deposition process to prevent a threshold voltage change of the transistor, and the like. Deposit a thickness of about 700 to 1300 mm 3.
도 2d를 참조하면, 제 1 폴리 실리콘으로 기형성된 게이트 전극(110)과 PIP 캐패시터 하부 전극(112)의 단차 완화를 위하여 BPSG 막((120)을 화학 기상 증착 공정으로 두께가 약 2000 ~ 3000 Å 으로 증착한 후, BPSG 막(120)을 약 850 Å 에서 30 ~ 60 분 정도 열공정을 적용하여 평탄화하여 BPSG 막(120)을 플로우시켜 단차 문제를 해결한다.Referring to FIG. 2D, in order to alleviate the step difference between the
도 2e를 참조하면, TEOS 막(118)과 BPSG 막(120)의 플로우를 이용하여 평탄화를 실시한 후, 웨이퍼 전면에 걸친 건식 식각 즉, 웨이퍼 블랭크 에치백 공정을 실시하여 완벽한 평탄화를 이룬다.Referring to FIG. 2E, planarization is performed using the flows of the
이 때, 게이트 폴리 실리콘 위에 BPSG 막(120)이 상단을 덮고 있으며, 토폴로지가 높은 필드 산화막 상단에 존재하는 PIP 캐패시터의 하부 전극에는 TEOS 막(118)과 버퍼 폴리 실리콘막(108)의 에치 선택비 차이에 의하여 버퍼 폴리 실리콘막(108)이 오픈된 상태로 남아 있게 된다.At this time, the
도 2f를 참조하면, PIP 캐패시터의 하부 전극(112)의 상단 부분에 존재하는 버퍼 폴리 실리콘막(108) 위에 PIP 캐패시터의 유전체로 사용될 산화막(122)을 화학 기상 증착 공정으로 두께가 약 200 ~ 800 Å 으로 증착한다. 이 때, 증착되는 산화막(122)의 두께는 유닛 캐패시턴스에 따라 달라질 수 있다.Referring to FIG. 2F, an
도 2g를 참조하면, PIP 캐패시터의 상부 전극으로 사용된 제 2 폴리 실리콘막(124)을 증착시킨 후, 이온 주입 공정을 이용하여 도핑시킨다.Referring to FIG. 2G, the
도 2h를 참조하면, PIP 캐패시터의 상부 전극을 형성하기 위하여 마스크를 이용한 선택적 식각 공정으로 형성한다. 이 때, 캐패시터의 유전체로 사용되는 산화막(122)은 두께가 약 100 ~ 700 Å 정도가 되도록 남긴다. 잔존하는 산화막(122)은 후속 공정에서 적용되는 제 2 BPSG 막(도 2i의 126)으로부터 발생되는 포스핀(수소화인, PH3)과 보롬(B2H6)으로 구성된 불순물의 열공정에 의한 아웃 디퓨전(out diffusion) 시, 차단막 역할을 한다.Referring to FIG. 2H, a selective etching process using a mask is formed to form an upper electrode of the PIP capacitor. At this time, the
그리고 도 2i를 참조하면, 후속 금속 배선과의 절연을 위하여 제 2 BPSG 막(126)을 화학 기상 증착 공정으로 두께 약 2000 ~ 4000 Å 이 되도록 증착시킨다. BPSG 막(126)의 평탄화를 위하여 850 Å 에서 30 ~ 60 분간 열공정을 적용하여 BPSG 막을 플로우시킨다.Referring to FIG. 2I, the
이 후, 도면에는 도시되지 않았지만, 금속 배선과 소오스, 드레인 및 PIP 캐패시터의 하부 전극, 상부 전극을 전기적으로 연결하기 위하여 콘택 홀을 형성하고, 금속 배선으로 연결시킨다.Thereafter, although not shown in the drawing, a contact hole is formed to electrically connect the metal wiring, the lower electrode and the upper electrode of the source, drain, and PIP capacitors, and are connected by metal wiring.
상술한 실시예에서 기술된 버퍼 폴리 실리콘막 증착 후 도핑 공정은 POCL3, 포스퍼러스 주입 등 다양하게 사용될 수 있으며, 버퍼 폴리 실리콘막 증착 후, 평탄화를 위하여 사용되는 재질 역시 TEOS 막 증착 후 BPSG 막 및 SOG 등 다양하게 적용될 수 있음은 자명하다 하겠다.The doping process after the deposition of the buffer polysilicon film described in the above-described embodiment may be used in various ways, such as POCL3, phosphorus injection, and the like. It is obvious that it can be applied in various ways such as SOG.
도 3은 본 발명의 실시예에 따른 버퍼 폴리 실리콘 적용시 PIP 캐패시터의 전압 선형 특성을 나타내는 파형도이고, 도 4는 종래 기술의 실시예에 따른 버퍼 폴리 실리콘 미적용시 PIP 캐패시터의 전압 선형 특성을 나타내는 파형도이다.FIG. 3 is a waveform diagram illustrating voltage linear characteristics of a PIP capacitor when a buffer polysilicon is applied according to an embodiment of the present invention, and FIG. 4 is a diagram illustrating voltage linear characteristics of a PIP capacitor when a buffer polysilicon is not applied according to a prior art embodiment. It is a waveform diagram.
이들 도면을 비교하면, 본 발명에서는 캐패시터 형성 공전 전 텅스텐 실리사이드막 증착 후, 버퍼 폴리 실리콘막을 텅스텐 실리사이드막 상부에 증착하여 PIP 캐패시터의 특성 열화 문제를 해결하므로 전압 선형성을 100 ppm/V 에서 약 10 ppm/V 이내로 낮추었음을 알 수 있다.Comparing these figures, in the present invention, after the deposition of the tungsten silicide film before the formation of the capacitor, the buffer polysilicon film is deposited on the tungsten silicide film to solve the problem of deterioration of the characteristics of the PIP capacitor, so that the voltage linearity is about 10 ppm at 100 ppm / V. It can be seen that it is lowered within / V.
그리고 도 5는 본 발명의 실시예에 따른 버퍼 폴리 실리콘 적용시 각 층의 두께를 나타내는 도면이고, 도 6은 종래 기술의 실시예에 따른 버퍼 폴리 실리콘 미적용시 각 층의 두께를 나타내는 도면이다.5 is a view showing the thickness of each layer when applying the buffer polysilicon according to an embodiment of the present invention, Figure 6 is a view showing the thickness of each layer when not applying the buffer polysilicon according to the embodiment of the prior art.
이들 도면을 비교하면, 동일한 증착 공정에 의하여 버퍼 폴리실리콘막의 적용 여부에 따라 단차가 개선됨을 알 수 있다. 즉, 증착 공정시 두께를 약 370 Å으로 진행하였지만, 버퍼 폴리실리콘막 미적용시에는 약 567 Å의 두께로 증착되어 단차가 증가하게 되었으며, 이를 개선하기 위하여 버퍼 폴리실리콘막을 적용한 경우, 약 393 Å의 두께로 증착되었다.Comparing these figures, it can be seen that the step is improved depending on whether the buffer polysilicon film is applied by the same deposition process. That is, the thickness of the deposition process was about 370 mmW, but when the buffer polysilicon film was not applied, the thickness was increased to about 567 mmW, and the step height was increased. When the buffer polysilicon film was applied to improve the thickness, the thickness was about 393 mmW. Deposited to thickness.
상술한 실시예를 통하여 본 발명의 기술적 사상을 구체적으로 기술하였으나, 상기 실시예는 그 설명을 위한 것일 뿐, 기술적 사상을 제한하기 위한 것이 아님을 주의해야 한다. 또한 본 발명의 기술 분야의 통상의 전문가라면, 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail through the above-described embodiments, it should be noted that the above embodiments are merely for explanation and are not intended to limit the technical spirit. In addition, it will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 바와 같이, 본 발명은 기존 아날로그 반도체 소자의 제 1 폴리 실리콘으로 형성된 게이트 전극의 비저항성 문제를 개선하기 위하여 텅스텐 실리사이드막을 제 1 폴리 실리콘막 상부에 증착하여 고속을 요구하는 아날로그 반도체 소자의 RC 딜레이 및 게이트 쉬트 저항 성분을 30 Ω/ □에서 5 Ω/ □으로 줄일 수 있다. As described above, in order to improve the resistivity problem of the gate electrode formed of the first polysilicon of the conventional analog semiconductor device, a tungsten silicide film is deposited on the first polysilicon film and the high speed RC of the analog semiconductor device is required. Delay and gate sheet resistance can be reduced from 30 Ω / □ to 5 Ω / □.
텅스텐 실리사이드막의 상부에 직접 형성되는 PIP 캐패시터는 텅스텐 실리사이드막 증착시 반응 물질인 불소에 의하여 효과적인 IPO 두께 증가 현상 및 PIP 캐패시터의 전압 선형성 특성을 발생시키지만, 본 발명에서는 캐패시터 형성 공전 전 텅스텐 실리사이드막 증착 후, 버퍼 폴리 실리콘막을 텅스텐 실리사이드막 상부에 증착하여 PIP 캐패시터의 특성 열화 문제를 해결하므로 전압 선형성을 100 ppm/V 에서 10 ppm/V 이내로 낮추며, 고정밀도를 요하는 아날로그 반도체 소자의제조가 가능하다.The PIP capacitor formed directly on top of the tungsten silicide film generates an effective IPO thickness increase phenomenon and a voltage linearity characteristic of the PIP capacitor by the fluorine which is a reaction material when the tungsten silicide film is deposited. In order to solve the problem of deterioration of the PIP capacitor by depositing a buffer polysilicon layer on the tungsten silicide layer, it is possible to reduce the voltage linearity from 100 ppm / V to within 10 ppm / V, and to manufacture an analog semiconductor device requiring high precision.
또한 본 발명은 제 1 폴리 실리콘막으로 구성된 게이트 전극 및 캐패시터 하부 전극의 단차에 의하여 제 2 폴리 실리콘 막 건식 식각 공정에서 발생되는 폴리 실리콘 찌거기 발생 문제를 해결할 수 있다.In addition, the present invention can solve the problem of poly silicon residue generated in the dry etching process of the second polysilicon film by the step between the gate electrode and the capacitor lower electrode composed of the first polysilicon film.
기형성된 게이트 전극 및 캐패시터의 하부 전극의 단차를 해결하기 위하여 TEOS 막과 BPSG 막을 하학 기상 증착 공정으로 증착한 후, BPSG 막 플로우 및 웨이퍼 전면에 걸쳐 블랭크 에치백 공정으로 평탄화하여 단차 문제를 해결하며, 종래 기술에서 발생되는 제 2 폴리 실리콘 성분의 찌거기를 통한 제 1 폴리 실리콘 간의 브리지 페일 문제를 사전에 방지할 수 있다. In order to solve the step difference between the gate electrode and the lower electrode of the capacitor, the TEOS film and the BPSG film are deposited by a gas vapor deposition process, and the BPSG film flow and the blank etch back process are flattened across the wafer to solve the step problem. The problem of bridge fail between the first polysilicon through the residue of the second polysilicon component generated in the prior art can be prevented in advance.
또한 상기 블랭크 에치백 공정시 버퍼 폴리 실리콘막은 식각 저지막으로 사용되며, 텅스텐 실리사이드막이 플라즈마 공격을 받는 문제를 근복적으로 차단할 수 있다.In addition, during the blank etch back process, the buffer polysilicon layer is used as an etch stop layer, and the tungsten silicide layer may block the problem of plasma attack.
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