KR19980067517A - 반도체장치의 게이트패턴 및 그 제조방법 - Google Patents
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Abstract
게이트 도전막의 티타늄 실리사이드층의 산화를 방지할 수 있는 반도체 장치의 게이트 패턴 및 그 제조방법에 관하여 개시한다. 이를 위하여 본 발명은, 실리콘 기판에 형성된 게이트 산화막과, 상기 게이트 산화막 상의 소정영역에 형성된 W1의 폭을 갖는 제1 도전층과, 상기 제1 도전층 상에 형성된 상기 W1의 폭보다 작은 W2의 폭을 갖고 금속 실리사이드층과, 상기 금속 실리사이드층 상에 형성된 W2의 폭을 갖는 제1 절연층과, 상기 금속 실리사이드층과 제1 절연층의 양측벽에 W2보다 작은 W3의 폭으로 제1 도전층 상에 형성된 제2 절연층과, 상기 게이트 산화막 상에서 상기 제1 도전층과 제2 절연층의 양측벽에 형성된 게이트 스페이서를 구비하는 것을 특징으로 하는 반도체 장치의 게이트 패턴 및 그 제조방법을 제공한다.
Description
본 발명은 반도체 장치의 게이트 패턴 및 그 제조방법에 관한 것으로, 상세하게는 게이트 도전막의 티타늄 실리사이드층의 산화를 방지할 수 있는 반도체 장치의 게이트 패턴 및 그 제조방법에 관한 것이다.
반도체 장치의 집적도가 증가함에 따라 저저항 배선의 중요성이 증대되고 있으며, 최근에는 폴리실리콘막을 대체하는 저저항 배선 구조로서 폴리실리콘막 상에 고융점 금속 실리사이드(Refractory Metal Silicide)층, 특히 텅스텐 실리사이드, 티타늄 실리사이드, 코발트 실리사이드, 몰리브덴 실리사이드(MoSi2) 및 탄탈륨 실리사이드 등을 적층시킨 폴리사이드 구조를 널리 사용하고 있다. 반도체장치의 게이트 도전막도 종래에는 폴리실리콘에 인(Phosphorus)을 도핑(doping)하여 저항을 낮춘 것을 널리 사용하고 있었다. 하지만, 최근에는 소자의 고집적화에 따라 한층 더 낮은 저항을 갖는 게이트 도전층이 요구되어 폴리실리콘 위에 텅스텐 실리사이드(WSi) 또는 티타늄 실리사이드(TiSix)등을 적층시킨 이중구조의 폴리사이드가 그 대체 물질로 사용되고 있다. 이중에서 특히, 티타늄 실리사이드는 텅스텐 실리사이드(WSi)보다 낮은 저항을 갖는 배선 물질로서 널리 사용되어 왔으며, 질화처리(Nitridation)로 확산 장벽층을 형성시켜 티타늄 실리사이드와 알루미늄 금속 사이의 접촉을 매우 안정되게 할 수 있는 장점으로 인해 주목을 받고 있다.
반도체 제조공정에서 티타늄 실리사이드를 갖는 게이트 패턴의 제조공정은 통상, 플라즈마 식각이나 반응성 이온 식각(RIE: Reactive Ion Etching, 이하 'RIE'라 칭함) 등의 건식식각을 이용한다. 그러나 전술한 건식식각으로 게이트 패턴을 식각하면 하부의 게이트 산화막의 가장자리가 손상을 받게 되는 문제점이 있다. 이러한 게이트 산화막의 가장자리의 손상은 게이트산화막의 절연 파괴 전압에 영향을 주어서 소자의 신뢰성을 저해하는 요소로 작용하게 된다. 따라서, 게이트 패턴의 형성 후에 게이트산화막의 손상을 없애기 위한 후속 공정이 필수적으로 수행되어야 한다. 이러한 후속 공정으로서 일반적으로 사용되는 방법은 게이트 패턴을 형성한 후, 추가적으로 산화공정을 실시하여 게이트산화막의 가장자리에 손상된 부분을 회복시켜 주는 방법이 일반적으로 사용되고 있다.
도 1 내지 도 4는 종래기술에 의한 반도체 장치의 게이트 패턴 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 1을 참조하면, 소자 분리 공정에 의한 필드 산화막(도시되지 않음)이 형성된 반도체 기판(1)의 전면에 게이트 산화막(3), 폴리실리콘으로 형성된 제1 도전층(5), 티타늄 실리사이드와 같은 내산화성이 약한 물질로 형성된 제2 도전층(7)을 순차적으로 적층한다.
도 2를 참조하면, 상기 게이트 산화막(3), 제1 도전층(5), 제2 도전층(7)이 순차적으로 적층된 반도체 기판의 전면에 플라즈마 또는 RIE에 의한 건식식각 공정을 진행하여 게이트 패턴을 형성한다. 이때, 상술한 바와 같이 건식식각 진행시에 게이트산화막의 가장자리 부분(9)이 손상을 받게 된다.
도 3을 참조하면, 상기 게이트 산화막의 가장자리 부분(9)에 손상을 회복시키기 위한 산화공정을 반도체 기판의 전면에 진행하여 손상된 게이트산화막(3)의 가장자리 부분(9)을 원상 회복시키고 게이트 패턴의 외부를 감싸는 제1 절연막(11)을 형성한다.
도 4를 참조하면, 상기 제1 절연막(11)이 형성된 반도체 기판의 전면에 제2 절연막을 형성한 후, 등방성 식각을 진행하여 게이트 스페이서(13)를 형성한다.
상술한 종래기술에 의한 반도체 장치의 게이트 패턴 형성방법에 의하면, 제2 도전층인 티타늄 실리사이드가 내산화성에 약한 금속물질이기 때문에 게이트산화막(3)의 가장자리(9)에 있는 손상을 회복시키기 위한 산화공정 중에 티타늄 실리사이드 자체가 빠른 속도로 산화됨으로써 게이트 패턴의 형태 불량 및 게이트도전막의 저항이 크게 증가하는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 전술한 문제점인 티타늄 실리사이드층의 산화를 방지할 수 있는 반도체 장치의 게이트 패턴을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 전술한 문제점인 티타늄 실리사이드층의 산화를 방지할 수 있는 반도체 장치의 게이트 패턴 제조방법을 제공하는데 있다.
도 1 내지 도 4는 종래기술에 의한 반도체 장치의 게이트 패턴 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 5 내지 도 9는 본 발명에 따른 반도체 장치의 게이트 패턴 형성방법을 설명하기 위하여 도시한 단면도들이다.
도면의 주요 부분에 대한 부호의 간단한 설명
100: 반도체 기판,102: 게이트 산화막,
104: 제1 도전층,106: 금속 실리사이드층,
108: 제1 절연층,110: 제2 절연층,
112: 게이트 스페이서.
상기의 기술적 과제를 달성하기 위하여 본 발명은, 실리콘 기판에 형성된 게이트 산화막과, 상기 게이트 산화막 상의 소정영역에 형성된 W1의 폭을 갖는 제1 도전층과, 상기 제1 도전층 상에 형성된 상기 W1의 폭보다 작은 W2의 폭을 갖고 금속 실리사이드층과, 상기 금속 실리사이드층 상에 형성된 W2의 폭을 갖는 제1 절연층과, 상기 금속 실리사이드층과 제1 절연층의 양측벽에 W2보다 작은 W3의 폭으로 제1 도전층 상에 형성된 제2 절연층과, 상기 게이트 산화막 상에서 상기 제1 도전층과 제2 절연층의 양측벽에 형성된 게이트 스페이서를 구비하는 것을 특징으로 하는 반도체 장치의 게이트 패턴을 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 W3은 100Å 이하인 것이 적합하고, 상기 W2와 2 개의 W3의 합은 제1 도전층의 폭인 W1인 것이 적합하다.
바람직하게는, 상기 제1 절연막은 실리콘 질화막 또는 실리콘 산화막인 것이 적합하고, 상기 금속 실리사이드층은 티타늄 실리사이드(TiSix)인 것이 적합하고, 상기 제2 절연막은 티타늄 실리사이드가 산화되는 것을 방지할 수 있는 SiN, TiN 및 TiSiN막 중에서 선택된 하나인 것이 적합하다.
상기의 다른 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막의 상부에 제1 도전층, 금속 실리사이드층 및 제1 절연층을 순차적으로 형성하는 단계와, 상기 제1 도전층, 금속실리사이드층 및 제1 절연층을 순차적으로 형성된 결과물에 건식식각을 진행하여 상기 제1 절연층과 금속 실리사이드층을 식각하는 단계와, 상기 건식식각을 진행한 결과물 상에 제2 절연막을 도포하는 단계와, 상기 제2 절연막을 등방성으로 식각하여 상기 금속 실리사이드층과 제1 절연층의 양측벽에만 제2 절연막을 형성하는 단계와, 상기 제1 절연막과 제2 절연막을 식각마스크로 제1 도전층을 식각하는 단계와, 상기 제2 절연막과 제1 도전층의 양측벽에 게이트 스페이서를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 게이트 패턴 형성방법을 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 제2 절연막을 형성하는 방법은 플라즈마 화학기상증착(PECVD)법으로 암모니아 가스를 사용하여 100Å 이하의 두께로 형성하는 것이 적합하다.
본 발명에 따르면, 반도체 장치의 게이트 패턴 형성공정에 있어서 티타늄 실리사이드층의 양측벽에 산화가 발생하여 반도체 장치의 게이트 패턴에서 게이트 도전막의 형태불량이나 전기적인 특성이 저하되는 것을 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
먼저, 도 9는 본 발명의 바람직한 실시예에 따른 반도체 장치의 게이트 패턴의 구조 및 특징을 설명하기 위하여 도시한 단면도이다.
도 9를 참조하면, 본 발명에 따른 반도체 장치의 게이트 패턴으로, 게이트 산화막(102)이 형성된 반도체 기판(100)의 소정 영역에 W1의 폭을 갖는 제1 도전층(104), 예컨대, 폴리실리콘층이 형성되고, 제1 도전층(104) 상에 W1보다 작은 W2의 폭을 갖는 금속 실리사이드층(106)인 티타늄 실리사이드층과 W2의 폭을 갖는 제1 절연층(108), 예컨대 실리콘 질화막이나 실리콘 산화막이 구성되어 있다. 또한 상기 제1 도전층(104) 상의 금속 실리사이드층(106)과 제1 절연층(108)의 양측벽에는 W2 보다 작은 100Å 이하의 폭을 갖는 제2 절연층(110), 예컨대 TiN, TiSiN 및 TiN 중에서 선택된 하나의 막이 W3의 폭으로 구성되어 있다. 여기서 상기 2개의 W3와 W2의 폭의 합은 상기 W1의 폭이 된다. 마지막으로, 상기 게이트 산화막(102) 상의 제1 도전층(104)과 제2 절연층(110)의 양측벽에 게이트 스페이서(112)가 구성되어 있다.
본 발명에 있어서 가장 특징적인 요소는 상기 제2 절연막(110)으로, 금속 실리사이드층(106)인 티타늄 실리사이드의 양측벽을 감싸고 있기 때문에 후속되는 산화공정에서 내산화성에 약한 티타늄 실리사이드의 측벽이 산화되어 게이트 패턴의 형태불량이나, 도전성이 저하되는 문제점을 해결하는 중요한 수단이 된다.
도 5내지 도 9는 본 발명의 바람직한 실시예에 의한 반도체 장치의 게이트 패턴 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 5를 참조하면, 반도체 기판(100)에 게이트 산화막(102)과 제1 도전층(104), 예컨대 폴리실리콘층을 형성한다. 이어서, 상기 제1 도전층(104) 상에 티타늄 실리사이드와 같은 금속 실리사이드층(106)과, 실리콘 질화막 또는 실리콘 산화막을 재질로 하는 제1 절연층(108)을 형성한다.
도 6을 참조하면, 상기 제1 절연층(108)이 형성된 결과물에 제1 절연막을 식각마스크로 패터닝하고 플라즈마 식각이나 RIE와 같은 이방성 식각을 진행하여, 하부의 제1 절연층(108)과 금속 실리사이드층(106)을 패터닝한다.
도 7을 참조하면, 상기 제1 절연층(108)과 금속 실리사이드층(106)을 이방성으로 식각한 결과물의 전면에 플라즈마 화학기상층착(PECVD)법으로 암모니아 가스(NH3)를 사용하여 제2 절연막(110), 예컨대 TiN, TiSiN 및 TiN 중에서 선택된 하나의 막을 100Å 이하의 두께로 형성한다.
도 8을 참조하면, 상기 제2 절연막(110)이 형성된 반도체 기판에 등방성 식각을 진행하여 제1 도전층(104)의 상부와, 제1 절연층(108)의 상부에 있는 제2 절연막(110)의 일부를 제거한다. 이어서, 상기 제1 절연막(108)과 제2 절연막(110)을 식각마스크로 하부의 제1 도전층(104)을 식각한다. 이 과정에서 종래 기술에도 지적되었던 게이트 산화막(102)의 측벽이 손상(도면에 도시되지 않음)을 받게 되지만 산화공정을 다시 한 번 진행하여 게이트 산화막(102)의 측벽의 손상을 복원시킨다. 여기서, 상기 제2 절연막(110)이 금속 실리사이드층(106), 예컨대 내산화성이 약한 티타늄 실리사이드층의 측벽을 감싸고 있기 때문에, 게이트 산화막(102)의 측벽의 손상을 복원하기 위한 산화공정 도중에 금속 실리사이드층(106)이 산화되어, 폴리실리콘과 티타늄 실리사이드로 구성된 게이트 도전막의 패턴 변형이나, 도전성이 떨어지는 종래기술의 문제점이 해결되게 된다.
도 9를 참조하면, 상기 게이트 산화막의 손상을 복원하기 위한 산화공정이 완료된 결과물에 게이트 스페이서(112) 형성을 위한 물질층을 도포하고, 이를 식각하여 게이트 스페이서(112)를 형성함으로써, 본 발명에 따른 반도체 장치의 게이트 패턴 형성공정을 완료한다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.
따라서, 상술한 본 발명에 따르면, 게이트 패턴중에서 티타늄으로 구성된 금속 실리사이드층의 양측벽에서 유발되는 산화를 억제하여 게이트 도전막의 패턴 변형을 방지하고, 도전성이 저하되는 문제점을 해결할 수 있는 반도체 장치의 게이트 패턴 및 그 형성방법을 실현할 수 있다.
Claims (9)
- 실리콘 기판에 형성된 게이트 산화막;상기 게이트 산화막 상의 소정영역에 형성된 W1의 폭을 갖는 제1 도전층;상기 제1 도전층 상에 형성된 상기 W1의 폭보다 작은 W2의 폭을 갖고 금속 실리사이드층;상기 금속 실리사이드층 상에 형성된 W2의 폭을 갖는 제1 절연층;상기 금속 실리사이드층과 제1 절연층의 양측벽에 W2보다 작은 W3의 폭으로 제1 도전층 상에 형성된 제2 절연층; 및상기 게이트 산화막 상에서 상기 제1 도전층과 제2 절연층의 양측벽에 형성된 게이트 스페이서를 구비하는 것을 특징으로 하는 반도체 장치의 게이트 패턴.
- 제1항에 있어서, 상기 W3은 100Å 이하인 것을 특징으로 하는 반도체 장치의 게이트 패턴.
- 제1항에 있어서, 상기 W2와 2개의 W3의 합은 제1 도전층의 폭인 W1인 것을 특징으로 하는 반도체 장치의 게이트 패턴.
- 제1항에 있어서, 상기 제1 절연막은 실리콘 질화막 또는 실리콘 산화막인 것을 특징으로 하는 반도체 장치의 게이트 패턴.
- 제1항에 있어서, 상기 금속 실리사이드층은 티타늄 실리사이드(TiSix)인 것을 특징으로 하는 반도체 장치의 게이트 패턴.
- 제1항에 있어서, 상기 제2 절연막은 티타늄 실리사이드가 산화되는 것을 방지할 수 있는 SiN, TiN 및 TiSiN막 중에서 선택된 하나인 것을 특징으로 하는 반도체 장치의 게이트 패턴.
- 반도체 기판에 게이트 산화막을 형성하는 단계;상기 게이트 산화막의 상부에 제1 도전층, 금속 실리사이드층 및 제1 절연층을 순차적으로 형성하는 단계;상기 제1 도전층, 금속 실리사이드층 및 제1 절연층이 순차적으로 형성된 결과물에 건식식각을 진행하여 상기 제1 절연층과 금속 실리사이드층을 식각하는 단계;상기 건식식각을 진행한 결과물 상에 제2 절연막을 도포하는 단계;상기 제2 절연막을 등방성으로 식각하여 상기 금속 실리사이드층과 제1 절연층의 양측벽에만 제2 절연막을 형성하는 단계;상기 제1 절연막과 제2 절연막을 식각마스크로 제1 도전층을 식각하는 단계; 및상기 제2 절연막과 제1 도전층의 양측벽에 게이트 스페이서를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 게이트 패턴 형성방법.
- 제7항에 있어서, 상기 제2 절연막을 형성하는 방법은 플라즈마 화학기상증착(PECVD)법으로 암모니아 가스를 사용하여 형성하는 것을 특징으로 하는 게이트 패턴 형성방법.
- 제8항에 있어서, 상기 플라즈마 화학기상증착법으로 제2 절연막을 형성하는 두께는 100Å 이하로 형성하는 것을 특징으로 하는 반도체 장치의 게이트 패턴 형성방법.
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