상기 기술적 과제를 달성하기 위하여, 본 발명은,
서로 대향된 한 쌍의 전극 사이에, 발광층 및 게이트 전극을 갖는 반도체층이 개재된 유기 발광 트랜지스터;
상기 유기 발광 트랜지스터의 게이트 전극에 연결되고, 상층전극, 하층전극, 및 그 사이에 개재된 절연층을 갖는 적어도 하나의 MIM 소자;
상기 MIM 소자의 상층전극 및 하층전극 중 어느 하나와 상기 게이트 전극이 서로 연결되는 콘택부; 및
상기 콘택부와 상기 게이트 전극의 사이에 개재된 제1도전막;을 포함하는 것을 특징으로 하는 유기 발광 소자를 제공한다.
상기 콘택부는 상기 MIM 소자의 상층전극 및 하층전극 중 어느 하나와 상기 게이트 전극의 사이에 개재된 도전 물질로 구비될 수 있다.
상기 콘택부는 상기 MIM 소자의 상층전극 및 하층전극 중 상기 게이트 전극과 연결되지 않은 전극과 동일한 물질로 구비될 수 있다.
상기 유기 발광 트랜지스터는,
화소전극;
상기 화소전극에 대향된 대향전극;
상기 화소전극과 대향전극의 사이에 개재되고, 상기 화소전극으로부터 상기 대향전극을 향하는 채널과, 상기 채널 내에 위치하는 게이트 전극을 갖는 반도체층; 및
상기 반도체층과 대향전극의 사이에 개재된 발광층;을 포함할 수 있다.
상기 반도체층은 제1반도체층, 및 제2반도체층을 포함하고, 상기 게이트 전극은 복수개의 그리드 전극의 형태로 상기 제1반도체층 및 제2반도체층 사이에 개재되며, 일단이 상기 MIM소자에 연결된 것일 수 있다.
상기 화소전극과 상기 반도체층의 연결 부분에 개재된 제2도전막을 포함할 수 있다.
상기 제2도전막은 상기 제1도전막과 동일한 물질로 구비될 수 있다.
상기 화소전극은 상기 MIM 소자의 상층전극 및 하층전극 중 어느 한 전극과 동일한 물질로 구비될 수 있다.
상기 유기 발광 트랜지스터의 게이트 전극에 연결된 스토리지 커패시터를 더 포함할 수 있다.
상기 스토리지 커패시터의 적어도 한 전극은 상기 MIM 소자의 상층 전극 및 하층 전극 중 적어도 한 전극과 동일한 층에 구비될 수 있다.
상기 스토리지 커패시터의 어느 한 전극은 상기 MIM 소자의 상층 전극 및 하층 전극 중 어느 한 전극과 연결된 것일 수 있다.
상기 스토리지 커패시터의 절연층은 적어도 두층으로 구비될 수 있다.
상기 MIM 소자의 절연층은 적어도 두층으로 구비될 수 있다.
본 발명은 또한 전술한 목적을 달성하기 위하여,
서로 대향된 한 쌍의 전극 사이에, 발광층 및 게이트 전극을 갖는 반도체층이 개재된 유기 발광 트랜지스터;
상기 유기 발광 트랜지스터의 게이트 전극에 연결되고, 상층전극, 하층전극, 및 그 사이에 개재된 절연층을 갖는 적어도 하나의 MIM 소자; 및
상기 유기 발광 트랜지스터의 어느 한 전극과 상기 반도체층 사이에 개재된 제2도전막;을 포함하는 것을 특징으로 하는 유기 발광 소자를 제공한다.
상기 유기 발광 트랜지스터는,
화소전극;
상기 화소전극에 대향된 대향전극;
상기 화소전극과 대향전극의 사이에 개재되고, 상기 화소전극으로부터 상기 대향전극을 향하는 채널과, 상기 채널 내에 위치하는 게이트 전극을 갖는 반도체층; 및
상기 반도체층과 대향전극의 사이에 개재된 발광층;을 포함하고,
상기 제2도전막은 상기 화소전극과 상기 반도체층 사이에 개재된 것일 수 있다.
상기 반도체층은 제1반도체층, 및 제2반도체층을 포함하고, 상기 게이트 전극은 복수개의 그리드 전극의 형태로 상기 제1반도체층 및 제2반도체층 사이에 개재되며, 일단이 상기 MIM소자에 연결된 것일 수 있다.
상기 화소전극은 상기 MIM 소자의 상층전극 및 하층전극 중 어느 한 전극과 동일한 물질로 구비될 수 있다.
상기 유기 발광 트랜지스터의 게이트 전극에 연결된 스토리지 커패시터를 더 포함할 수 있다.
상기 스토리지 커패시터의 적어도 한 전극은 상기 MIM 소자의 상층 전극 및 하층 전극 중 적어도 한 전극과 동일한 층에 구비될 수 있다.
상기 스토리지 커패시터의 어느 한 전극은 상기 MIM 소자의 상층 전극 및 하층 전극 중 어느 한 전극과 연결된 것일 수 있다.
상기 스토리지 커패시터의 절연층은 적어도 두층으로 구비될 수 있다.
상기 MIM 소자의 절연층은 적어도 두층으로 구비될 수 있다.
이하, 첨부된 도면을 참조로, 본 발명의 바람직한 실시예들을 보다 상세히 설명한다.
도 1은 본 발명의 바람직한 일 실시예에 따른 유기 발광 소자의 등가 회로도 를 나타낸 것이다.
도 1을 참조하면, 상기 유기 발광 소자는, 유기 발광 트랜지스터(Organic Light Emitting Transistor: OLET), MIM 소자(Metal-Insulator-Metal) 및 스토리지 커패시터(storage capacitor: Cs)를 구비한다.
유기 발광 트랜지스터(OLET)는 소스, 드레인 및 게이트 전극을 갖는 3전극형 발광체로서, 소스 전극(S)은 애노우드 기능을 하는 높은 구동 전원(ELVDD)에 연결되고, 드레인 전극(D)은 캐소오드 기능을 하는 낮은 구동 전원(ELVSS)에 연결된다. 그리고 게이트 전극(G)에 의한 신호에 의해 그 발광이 제어된다.
MIM 소자(MIM)는 상기 유기 발광 트랜지스터(OLET)의 스위칭 소자로서 작용하는 데, 스캔 라인(SCAN)과 유기 발광 트랜지스터(OLET)의 게이트 전극(G)에 각각 연결되어, 스캔 신호에 따라 게이트 전극(G)을 ON/OFF시킨다.
MIM 소자(MIM)는, 전기적으로 동일한 특성을 나타내는, 소정의 저항성분 및 소정의 커패시터성분의 병렬연결회로로 등가치환될 수 있다. 본 발명의 바람직한 일 실시예에 따르면, 상기 MIM 소자(MIM)는 제 1 MIM소자(MIM1)와, 제 2 MIM소자(MIM2)의 2개의 MIM 소자가 직렬 연결될 수 있는 데, 그 수는 반드시 이에 한정되는 것은 아니다.
제1MIM 소자(MIM1)는 서로 병렬 연결된 제1커패시터성분(CMIM1) 및 제1저항성분(RMIM1)으로 구비되고, 제2MIM 소자(MIM2)는 서로 병렬 연결된 제2커패시터성분(CMIM2) 및 제2저항성분(RMIM2)으로 구비된다.
제1커패시터성분(CMIM1) 및 제1저항성분(RMIM1)의 일단은 스캔라인(Scan)에 연결되고, 타단은 제2커패시터성분(CMIM2) 및 제2저항성분(RMIM2)의 일단에 공통으로 연결된다. 제2커패시터성분(CMIM2) 및 제2저항성분(RMIM2)의 타단은 유기 발광 트랜지스터(OLET)의 게이트 전극(G)에 연결된다.
한편, 스토리지 커패시터(Cs)는 데이터 라인(Data) 및 유기 발광 트랜지스터(OLET)에 연결되어, 유기 발광 트랜지스터(OLET)의 게이트 전극(G)에 입력되는 데이터 신호를 한 프레임동안 저장한다.
도 2는 상기와 같은 회로를 구현하기 위한 유기 발광 소자의 레이아웃이며, 도 3은 도 2의 Ⅰ-Ⅰ에 대한 단면도이다.
먼저, 도 3에서 볼 수 있듯이, 기판(10) 상에 소정 패턴의 제1메탈층(11)과, 제2메탈층(12)이 형성된다. 상기 제1메탈층(11)은 스캔 라인(SCAN)과 일체로 연결되어 있다. 이들 제1메탈층(11)과 제2메탈층(12)은 동일한 물질로 형성되며, 알루미늄, 은, 마그네슘 등의 금속 물질로 형성될 수 있는 데, 반드시 이에 한정되는 것은 아니며, 다양한 종류의 금속 물질이 사용될 수 있고, 이 외에도 전도성 산화물이나, 전도성 폴리머 등도 사용 가능하다.
이러한 제1메탈층(11)과 제2메탈층(12)을 덮도록 절연층(13)이 형성되고, 이 절연층 상부에 소정 패턴의 제3메탈층(14)과 제4메탈층(15)이 형성된다.
상기 절연층(13)은 실리콘 옥사이드나, 실리콘 나이트라이드 등의 무기물로 형성될 수도 있고, 절연성 유기물로 형성될 수도 있다.
상기 제4메탈층(15)은 도 2에서 볼 수 있듯이, 데이터 라인(DATA)과 일체로 연결되어 있다. 그리고, 제3메탈층(14)과 제4메탈층(15)은 동일한 물질로 형성될 수 있으며, 제1메탈층(11)과 제2메탈층(12)과 동일한 물질로 형성될 수도 있다.
그러나, 후술하는 바와 같이, 화소전극(17)과 동일한 물질로 형성될 경우에는, 일함수가 높은 Au, Pt 등의 귀한 금속으로 형성하거나, 도전성인 금속 산화물로 형성할 수도 있다.
스캔 라인(SCAN)에 연결된 상기 제1메탈층(11)과, 절연층(13)과, 제3메탈층(14)에 의해 제1MIM소자(MIM1)가 형성된다. 즉, 스캔 라인(SCAN)으로부터 연장된 제1메탈층(11)이 제1MIM소자(MIM1)의 하층 전극이 되고, 절연층(13)을 사이에 두고 이 제1메탈층(11)에 중첩된 제3 메탈층(14)의 부분이 제1MIM소자(MIM1)의 상층 전극이 되어 제1MIM 소자(MIM1)를 구성하게 된다.
그리고, 제3메탈층(14)의 하부로 연장된 제2메탈층(12)의 부분과, 절연층(13)과, 제3메탈층(14)에 의해 제2MIM 소자(MIM2)가 형성된다. 즉, 제3메탈층(14)의 하부로 연장된 제2메탈층(12)의 부분이 제2MIM소자(MIM2)의 하층 전극이 되고, 절연층(13)을 사이에 두고 이 제2메탈층(12)의 부분에 중첩된 제3 메탈층(14)의 부분이 제2MIM소자(MIM2)의 상층 전극이 되어 제2MIM 소자(MIM2)를 구성하게 된다.
이들 제1MIM 소자(MIM1)와, 제2MIM 소자(MIM2)는 제3메탈층(14)을 그 상층전극으로 공유함으로써 서로 직렬 연결되어 있다.
한편, 제2MIM 소자(MIM2)의 하층 전극에 연결되어 있는 제2메탈층(12)의 나머지 부분은 도 2에서 볼 수 있듯이, 데이터 라인(DATA)에 연결되어 있는 제4메탈 층(15)과 절연층(13)을 사이에 두고 서로 대향되어 스토리지 커패시터(Cs)를 구성한다. 제4메탈층(15)은 제3메탈층(14)과 동일한 재질로 형성될 수 있으며, 이에 따라 MIM 소자(MIM)의 제3메탈층(14) 형성과 동일한 공정에서 진행할 수 있다.
본 발명은 이처럼 스위칭 소자로서 2전극 소자인 MIM 소자(MIM)를 사용함으로써, 스토리지 커패시터(Cs)와 동일 공정에서 형성할 수 있고, 이에 따라 매스크의 개수, 및 공정 수를 줄일 수 있다.
한편, 상기 절연층(13) 상에는 이 밖에도 소정 패턴의 화소 전극(17)이 형성될 수 있다. 상기 화소 전극(17)은 높은 구동전원(ELVDD)과 연결되어 유기 발광 트랜지스터(OLET)의 애노우드 기능을 할 수 있다.
이 화소 전극(17)도 제3메탈층(14)과 동일한 재질로 형성될 수 있으며, 이에 따라 MIM 소자(MIM)의 제3메탈층(14) 형성과 동일한 공정에서 진행할 수 있다.
본 발명에 의하면, 이처럼 MIM 소자(MIM), 스토리지 커패시터(Cs), 및 화소전극(17)의 형성을 동일 공정에서 행할 수 있기 때문에, 매스크의 개수, 및 공정 수를 줄일 수 있다.
이러한 MIM 소자(MIM), 스토리지 커패시터(Cs), 및 화소전극(17) 상부로는 절연체로 평탄화막(22)이 구비되는 데, 이 평탄화막(22)은 아크릴, 폴리이미드, BCB 등의 유기물로 형성될 수 있고, 이 외에도 실리콘 나이트라이드, 실리콘 옥사이드 등의 무기물로 형성될 수 있다.
평탄화막(22)에는 소정의 개구(22a)가 형성되고, 이 개구(22a)를 덮도록 반도체층(24)이 구비되며, 반도체층(24) 상부로는 유기 발광층(28) 및 대향전극(29) 이 순차로 구비되어 유기 발광 트랜지스터(OLET)를 형성한다.
상기 반도체층(24)은 화소전극(17)과 대향전극(29)의 방향으로 채널을 형성하고 있는 것으로, 이 채널 내에 게이트 전극(27)이 도 2에서 볼 수 있는 그리드 전극의 형태로 존재하게 된다.
이 반도체층(24)은 상기 화소전극(17), 및 대향전극(29)을 각각 소스 전극 및 드레인 전극으로 한 SIT(Static Induction Transistor)구조를 갖는 것으로, 반도체층(24)에는 화소전극(17)과 대향전극(29)의 방향으로 채널이 기본적으로 형성되어 있기 때문에, 게이트 전극(27)에 전압이 인가되지 않으면, 화소전극(17)에서 대향전극(29)의 방향으로 일정한 전류가 흐르게 된다.
그러나 게이트 전극(27)에 일정한 전압이 인가되면 게이트 전극(27)으로부터 공핍 영역(depletion area)이 확장되어 전류가 흐르는 채널의 폭을 감소시키고, 결국 화소전극(17) 및 대향전극(29) 사이를 흐르는 전류가 줄어들게 된다. 게이트 전극(27)에 걸린 전압이 일정한 문턱전압(threshold voltage) 넘게 되면, 인접한 그리드 전극들로부터 확장되어온 공핍 영역이 서로 만나게 되어 화소전극(17) 및 대향전극(29) 사이의 채널이 끊어지게 되어 더 이상 전류가 흐르지 않게 된다.
이를 위해 본 발명의 반도체층(24)은 평탄화막(22) 위에 제1반도체층(25) 및 제2반도체층(26)이 순차로 형성되도록 하고, 그 사이에 게이트 전극(27)이 개재되도록 한다. 이 게이트 전극(27)은 알루미늄 등의 도전성 금속으로 형성될 수 있는 데, 반드시 이에 한정되는 것은 아니며, 다양한 종류의 금속, 전도성 산화물, 및 전도성 폴리머 등이 사용 가능하다. 상기 게이트 전극(27)이 개재되는 제1반도체층 (25) 및 제2반도체층(26)은 같은 종류의 물질로 형성되는 것이 바람직하다.
한편, 상기 게이트 전극(27)은 도 2 및 도 3에서 볼 수 있듯이, 콘택부(CT)를 통해 상기 MIM 소자(MIM)와 연결된다.
본 발명의 바람직한 일 실시예에 따르면, 상기 콘택부(CT)는 제2MIM 소자(MIM2)의 하층 전극이 되는 제2메탈층(12)과 게이트 전극(27)의 사이에 개재된 제5메탈층(16)으로 구비될 수 있다.
이 제5메탈층(16)은 절연층(13) 상에 형성되며, 절연층(13)에 콘택 홀을 형성하여, 제2메탈층(12)과 콘택된다.
상기 제5메탈층(16)은 제3메탈층(14)과 동일한 금속 물질로 형성될 수 있으나, 반드시 이에 한정되는 것은 아니며, 금속 물질 외에도 다양한 도전물질로 형성 가능하다.
상기 제5메탈층(16)과 게이트 전극(27)과의 사이에는 게이트 전극(27)과의 오믹(ohmic) 콘택을 도와주기 위해 제1도전막(18)을 형성한다. 이 제1도전막(18)은 ITO, IZO, ZnO, 및 In2O3의 산화물로 구비될 수 있다.
그런데, 이러한 제1도전막(18)은 공정 편의상 반드시 제5메탈층(16) 상에만 형성될 필요는 없으며, 도 3에서 볼 수 있듯이, 제3메탈층(14) 및 제4메탈층(15) 상에도 더 형성할 수 있다.
상기 화소전극(17)과 반도체층(24)의 사이에도, 반도체층(24)과 화소전극(17)과의 오믹(ohmic) 콘택을 도와주기 위해 제2도전막(19)을 형성할 수 있다. 이 제2도전막(19)도 제1도전막(18)과 마찬가지로 ITO, IZO, ZnO, 및 In2O3의 산화물로 구비될 수 있다.
상기 반도체층(24) 상에는 유기 발광층(28)이 구비되는 데, 이 유기 발광층(28)은 OLED(Organic Light Emitting Diode)의 유기 발광층과 동일한 재료가 사용될 수 있다.
예를 들어, 저분자의 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층되어 형성될 수 있으며, 사용 가능한 유기 재료도 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양하게 적용 가능하다. 이들은 진공증착의 방법으로 형성될 수 있다.
고분자의 경우에는 대개 홀 수송층(HTL) 및 발광층(EML)으로 구비된 구조를 가질 수 있으며, 이 때, 상기 홀 수송층으로 PEDOT를 사용하고, 발광층으로 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 유기물질을 사용하며, 이를 스크린 인쇄나 잉크젯 인쇄방법 등으로 형성할 수 있다.
상기 유기 발광층(28) 상부로는 전체 화소를 덮도록 대향전극(29)이 형성될 수 있는 데, 이 대향전극(29)에는 낮은 구동전원(ELVSS)이 연결된다.
이러한 유기 발광 트랜지스터는 소스와 드레인 사이의 채널 길이가 상당히 짧기 때문에 구동 속도가 빠르며, 낮은 전압에서 구동이 가능하다.
또한, 상기와 같은 구조의 유기 발광 소자의 경우에는 스위칭 소자인 MIM 소자(MIM), 스토리지 커패시터(Cs), 및 화소전극의 형성을 위한 공정 수를 줄일 수 있게 되어 생산성 및 수율을 더욱 향상시킬 수 있게 된다.
도 4는 본 발명의 바람직한 다른 일 실시예를 도시한 것으로, 이도 역시 도 2의 Ⅰ-Ⅰ에 따른 단면도이다.
이는 절연층(13)으로서, 제1절연층(13a), 및 제2절연층(13b)의 이중 절연층을 형성한 것으로, 기판(10)으로부터 모바일 차지 소스(mobile charge source)의 확산을 막기 위한 것이다.
제1절연층(13a), 및 제2절연층(13b) 중 적어도 한 층은 실리콘 나이트라이드로 구비될 수 있는 데, 하층인 제1절연층(13a)에 구비되는 것이 바람직하다.
그 이외에는 전술한 도 3에 따른 실시예와 동일하므로, 상세한 설명은 생략토록 한다.
도 5는 본 발명의 바람직한 또 다른 일 실시예를 도시한 것으로, 이도 역시 도 2의 Ⅰ-Ⅰ에 따른 단면도이다.
이는 스토리지 커패시터(Cs)의 부분에서 누설전류(leakage current)를 줄이기 위해 제2메탈층(12)과 제4메탈층(15) 사이의 절연층을 이중층으로 형성한 것이다. 이를 위하여, 제3메탈층(14), 제5메탈층(16), 및 화소전극(17)을 형성한 후에 실리콘 나이트라이드나 실리콘 옥사이드, 또는 유기 절연물로 층간 절연막(23)을 형성하고, 이 층간 절연막 위에 제4메탈층(15)을 형성할 수 있다.
그 이외에는 전술한 도 3에 따른 실시예와 동일하므로, 상세한 설명은 생략토록 한다.