KR100680400B1 - 반도체 소자의 비트라인 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 비트라인 형성방법에 관한 것으로, 본 발명에 따르면 0.10㎛ 디자인 규정에서 비트라인을 형성할 때 사용하기 곤란했던 SiON막을 하드마스크로 사용할 수 있는 식각 공정을 개발하여 공정을 단순화, 안정화시킴으로써 후속 공정의 마진을 향상할 수 있다.
Description
도 1a는 종래의 비트라인 형성공정에서 텅스텐 하드마스크를 사용하여 하드마스크 패턴을 형성한 경우 패턴 스트라이에이션 (pattern striation)가 발생한 것을 나타낸 평면 SEM 사진
도 1b는 종래의 비트라인 형성공정에서 텅스텐 하드마스크를 사용하여 하드마스크 패턴을 형성한 경우 라인 단선 현상이 발생한 것을 나타낸 평면 SEM 사진
도 2는 종래 기술에서 비트라인 형성시 하드마스크로 질화막을 사용하여 식각한 결과를 나타낸 단면 SEM 사진.
도 3a 내지 도 3d는 본 발명의 공정을 나타낸 공정 순서도.
도 4는 본 발명에 따른 비트라인 형성시 식각 공정의 결과를 나타낸 단면 SEM 사진.
< 도면의 주요부분에 대한 부호의 설명 >
1 : 반도체 기판 2 : 게이트 산화막
3 : 게이트 전도막 4 : 장벽 질화막
5 : 질화막 스페이서 6 : 소자분리막
7 : 층간절연막 8, 23 : 하드마스크용 질화막
9, 22 : 하드마스크용 SiON 막 10, 21 : 포토레지스트 막
11 : 게이트 전극 12 : 포토레지스트 패턴
13 : SiON 패턴 14 : 질화막 패턴
본 발명은 반도체 소자의 비트라인 형성방법에 관한 것으로, 보다 상세하게는 0.10㎛ 디자인 룰에서 비트라인을 형성할 때 사용하기 곤란했던 SiON을 하드마스크로 사용할 수 있는 식각 공정을 개발하여 공정을 단순화, 안정화시킴으로써 후속 공정의 마진을 향상시킬 수 있는 방법에 관한 것이다.
0.10㎛ 디자인 룰이 적용되는 경우, 비트라인용 패턴 형성을 위한 포토레지스트의 두께는 2500Å 정도로 낮고, CD가 80nm 정도로 작으므로 패턴 어택 (attack)을 방지하기 위하여 하드 마스크로 텅스텐을 사용하고 있다. 하드 마스크로 텅스텐을 사용하는 경우, 증착 및 식각 공정 단계가 추가되며, 여러 단계를 거치면서 공정 결과가 불안정해진다.
그러나, 0.10㎛ 이하 비트라인 식각시 텅스텐 대신 SiON막을 하드 마스크로 사용할 경우 포토레지스트에 대한 선택비가 부족하여 스트라이에이션 (pattern striation) 및 라인 (line) 단선 현상 발생으로 사용이 불가능한 실정이다 (도 1a 및 도 1b 참조).
한편, 종래의 0.10㎛ 이하 비트라인 식각시 질화막 (23)을 하드마스크로 사 용하여 CHF3/O2/Ar 가스를 90sccm/20sccm/100sccm 사용하고, 파워를 600W, 압력을 70mT로 하여 95초 동안 식각한 다음, CHF3/Ar 가스를 90sccm/100sccm 사용하고, 파워를 400W, 압력을 70mT로 하여 25초 동안 식각한 경우의 패턴 단면 사진을 도 2에 나타내었는데, 이 경우 포토레지스트 (21)의 두께가 낮아 탑 노칭 (top notching, T)의 원인이 되고, 경사진 패턴이 형성되어 미세한 비트라인의 구현이 곤란함을 알 수 있다.
본 발명의 목적은 0.10㎛ 디자인 룰에서 비트라인을 형성할 때 사용하기 곤란했던 SiON막을 하드마스크로 사용할 수 있는 식각 공정을 개발하고, 하드마스크용 필름의 특성에 맞는 식각 조건을 적용시킴으로써 보다 미세한 비트라인을 형성할 수 있는 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명에서는 비트라인 형성시 하드마스크로 사용되는 SiON 및 질화막을 식각하는 조건을 차별화하여 각 막질에 따라 최적의 식각 조건을 개발함으로써 보다 미세한 비트라인을 형성할 수 있는 방법을 제공한다.
이하 본 발명을 상세히 설명한다.
본 발명에서는
소자분리막이 구비된 반도체 기판 상부에 게이트 전극을 형성하는 단계;
상기 게이트 전극 측면에 질화막 스페이서를 형성하는 단계;
상기 게이트 전극 및 질화막 스페이서를 포함하는 결과물 전면에 층간절연막을 형성하는 단계;
상기 층간절연막 상부에 제1 하드마스크용 질화막을 형성하는 단계;
상기 질화막 상부에 제2 하드마스크용 SiON 막을 형성하는 단계;
상기 SiON 막 상부에 포토레지스트 패턴을 형성하는 단계;
상기 포토레지스트 패턴을 식각 마스크로 상기 SiON 막을 식각하고, 상기 질화막을 식각하여 상기 질화막과 SiON 막 적층구조의 하드마스크 패턴을 형성하는 단계; 및
상기 하드마스크 패턴을 식각 마스크로 하여 층간절연막을 식각하는 단계를 포함하는 것과,
상기 질화막의 식각공정은 오버에칭을 수행하되, 상기 오버에칭은 CF4/CHF3/Ar 가스를 15sccm/75sccm/150sccm 사용하고, 파워를 400W, 압력을 50mT로 하여 25초 동안 실시하는 것과,
상기 SiON막 및 질화막 식각공정은 700∼900W의 파워 조건에서 수행하고, 상기 오버에칭은 350∼450W 파워 조건에서 수행되는 것과,
상기 SiON막 식각 및 질화막 식각공정은 모두 45∼55mT 압력 조건에서 수행되는 것과,
상기 SiON막의 식각공정은 CF4/CHF3 가스의 합계 유량이 45∼55sccm이고, CF4 : CHF3의 유량비가 1 : 4 인 분위기에서 수행되는 것과,
상기 질화막 식각공정은 CF4/CHF3 가스의 합계 유량이 81∼99sccm이고, CF4 : CHF3의 유량비가 1 : 5 인 분위기에서 수행되는 것과,
상기 SiON 막의 식각공정은 플라즈마 타입 식각 장비에서 CF4/CHF3/O2/Ar 가스를 10sccm/40sccm/17sccm/75sccm 사용하고, 파워를 800W, 압력을 50mT로 하여 35초 동안 실시하며, 상기 질화막의 식각공정은 플라즈마 타입 식각 장비에서 CF4/CHF3/O2/Ar 가스를 15sccm/75sccm/18sccm/100sccm 사용하고, 파워를 800W, 압력을 50mT로 하여 48초 동안 실시하는 것과,
소자분리막이 구비된 반도체 기판 상부에 게이트 전극을 형성하는 단계;
상기 게이트 전극 측면에 질화막 스페이서를 형성하는 단계;
상기 게이트 전극 및 질화막 스페이서를 포함하는 결과물 전면에 층간절연막을 형성하는 단계;
상기 층간절연막 상부에 제1 하드마스크용 질화막을 형성하는 단계;
상기 질화막 상부에 제2 하드마스크용 SiON 막을 형성하는 단계;
상기 SiON 막 상부에 포토레지스트 패턴을 형성하는 단계;
상기 포토레지스트 패턴을 식각 마스크로 상기 SiON 막을 식각하고, 상기 질화막을 식각하여 상기 질화막과 SiON 막 적층구조의 하드마스크 패턴을 형성하는 단계; 및
상기 하드마스크 패턴을 식각 마스크로 하여 층간절연막을 식각하는 단계를 포함하는 것과,
상기 질화막의 식각공정은 오버에칭을 수행하되, 상기 오버에칭은 CF4/CHF3/Ar 가스를 15sccm/75sccm/150sccm 사용하고, 파워를 400W, 압력을 50mT로 하여 25초 동안 실시하는 것과,
상기 SiON막 및 질화막 식각공정은 700∼900W의 파워 조건에서 수행하고, 상기 오버에칭은 350∼450W 파워 조건에서 수행되는 것과,
상기 SiON막 식각 및 질화막 식각공정은 모두 45∼55mT 압력 조건에서 수행되는 것과,
상기 SiON막의 식각공정은 CF4/CHF3 가스의 합계 유량이 45∼55sccm이고, CF4 : CHF3의 유량비가 1 : 4 인 분위기에서 수행되는 것과,
상기 질화막 식각공정은 CF4/CHF3 가스의 합계 유량이 81∼99sccm이고, CF4 : CHF3의 유량비가 1 : 5 인 분위기에서 수행되는 것과,
상기 SiON 막의 식각공정은 플라즈마 타입 식각 장비에서 CF4/CHF3/O2/Ar 가스를 10sccm/40sccm/17sccm/75sccm 사용하고, 파워를 800W, 압력을 50mT로 하여 35초 동안 실시하며, 상기 질화막의 식각공정은 플라즈마 타입 식각 장비에서 CF4/CHF3/O2/Ar 가스를 15sccm/75sccm/18sccm/100sccm 사용하고, 파워를 800W, 압력을 50mT로 하여 48초 동안 실시하는 것과,
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이상과 같은 본 발명의 공정은 디자인 룰이 0.10㎛인 경우, 즉 60∼80nm CD를 갖는 비트라인을 형성하는데 적용되는 것이 바람직하다.
이하, 첨부 도면을 이용하여 본 발명을 상세히 설명한다.
도 3a를 참조하면, 소자분리막 (6)이 구비된 반도체 기판 (1) 상부에 게이트 산화막, 게이트 전극용 도전체막 및 장벽 질화막을 순차적으로 형성한 다음, 이를 선택적으로 식각하여 게이트 산화막 패턴 (2), 게이트 전극용 도전체 막 패턴 (3) 및 장벽 질화막 패턴 (4)이 순차적으로 형성된 게이트 전극 (11)을 형성한다.
그 다음, 게이트 전극 (11)을 포함한 결과물 전면에 질화막을 형성한 후, 식각하여 질화막 스페이서 (5)를 형성한다.
상기 도 3a에 의해 형성된 게이트 전극 (11) 및 질화막 스페이서 (5)를 포함한 결과물 전면에 도 3b에 도시한 바와 같이 층간절연막 (7)을 형성한다.
상기 층간절연막은 BPSG와 같은 산화막이나, 플로우-필 물질을 이용한 막으로 형성하는 것이 바람직하다.
그런 다음, 상기 층간절연막 (7) 상부에 제1 하드마스크용 질화막 (8), 제2 하드마스크용 SiON 막 (9) 및 포토레지스트 층 (10)을 순차적으로 형성한다.
그런 다음, 도 3c를 참조하면 리소그래피 공정을 적용하여 포토레지스트 패턴 (12)를 형성하고, 이를 식각 마스크로 하여 SiON 막 (9)을 식각하여 SiON 패턴 (13)을 형성한다.
이때 SiON 막을 식각하는 조건은 700∼900W의 파워 조건 및 45∼55mT 압력 조건에서, CF4/CHF3 가스의 합계 유량이 45∼55sccm이고, CF4 : CHF3
의 유량비가 1 : 4가 되도록 하는 것이 바람직하다.
다음, 도 3d를 참조하면, 형성된 SiON 패턴 (13)을 식각 마스크로 질화막 (8)을 식각하여 질화막 패턴 (14)를 형성한다.
이 때 질화막을 식각하는 조건은 700∼900W의 파워 조건 및 45∼55mT 압력 조건에서, CF4/CHF3 가스의 합계 유량이 81∼99sccm이고, CF4 : CHF3
의 유량비가 1 : 5가 되도록 하는 것이 바람직하다.
본 발명에서는 전술한 바와 같이, 하드마스크로 사용되는 SiON 막과 질화막의 식각 조건을 차별화 하는데, SiON 식각시 미세한 CD를 구현할 수 있게 되며, SiON 및 질화막 식각시 모두 700∼900W 정도의 하이 파워 (high power)를 사용함으로써 낮은 두께의 포토레지스트에 대한 식각 선택비를 향상시킬 수 있다. 또한 각각의 막을 식각하는데 이상적인 CF4 : CHF3 가스의 혼합비를 사용함으로써 최적의 식각 조건을 제공함으로써 각 막의 특성에 맞는 식각 조건을 제공한다.
다음, 도 3e를 참조하면, 상기 형성된 포토레지스트 패턴 (12), SiON 패턴 (13) 및 질화막 패턴 (14)를 식각 마스크로 하여 층간절연막 (7)을 식각하여 비트라인을 형성한다.
도 4는, 제2 하드마스크용 SiON 막 (22)을 플라즈마 타입 식각 장비에서 CF4/CHF3/O2/Ar 가스를 10sccm/40sccm/17sccm/75sccm 사용하고, 파워를 800W, 압력을 50mT로 하여 35초 동안 식각하고, 제1 하드마스크용 질화막 (23)을 플라즈마 타입 식각 장비에서 CF4/CHF3/O2/Ar 가스를 15sccm/75sccm/18sccm/100sccm 사용하고, 파워를 800W, 압력을 50mT로 하여 48초 동안 식각한 다음, CF4/CHF3/Ar 가스를 15sccm/75sccm/150sccm 사용하고, 파워를 400W, 압력을 50mT로 하여 25초 동안 오버에칭을 수행한 결과 형성된 하드마스크 패턴의 단면 사진이다.
도 4에서 볼 수 있는 바와 같이, 본 발명의 공정을 적용하면 포토레지스트 층 (21)의 두께가 낮음에도 불구하고, 도 2에서 볼 수 있는 것과 같은 탑 노칭 및 경사진 패턴이 나타나지 않고, 포토레지스트에 대한 선택비가 우수한 수직 패턴이 형성함을 볼 수 있다.
이상에서 살펴본 바와 같이, 본 발명에서는 비트라인 형성시 하드마스크로 사용되는 막질에 따른 최적의 식각 조건을 개발함으로써 본 발명에 따르면 0.10㎛ 디자인 룰에서 비트라인을 형성할 때 사용하기 곤란했던 SiON을 하드마스크로 사용할 수 있는 식각 공정을 개발하였을 뿐만 아니라 낮은 두께의 포토레지스트 층에 대한 식각 선택비를 높일 수 있다. 이에 따라 비트라인 형성 공정을 단순화, 안정화시킴으로써 후속 공정의 마진을 향상할 수 있다.
Claims (9)
- 소자분리막이 구비된 반도체 기판 상부에 게이트 전극을 형성하는 단계;상기 게이트 전극 측면에 질화막 스페이서를 형성하는 단계;상기 게이트 전극 및 질화막 스페이서를 포함하는 결과물 전면에 층간절연막을 형성하는 단계;상기 층간절연막 상부에 제1 하드마스크용 질화막을 형성하는 단계;상기 질화막 상부에 제2 하드마스크용 SiON 막을 형성하는 단계;상기 SiON 막 상부에 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 식각 마스크로 상기 SiON 막을 식각하고, 상기 질화막을 식각하여 상기 질화막과 SiON 막 적층구조의 하드마스크 패턴을 형성하는 단계; 및상기 하드마스크 패턴을 식각 마스크로 하여 층간절연막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
- 제 1 항에 있어서,상기 질화막의 식각공정은 오버에칭을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
- 제 2 항에 있어서,상기 SiON막 및 질화막 식각공정은 700∼900W의 파워 조건에서 수행하고, 상기 오버에칭은 350∼450W 파워 조건에서 수행되는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
- 제 1 항에 있어서,상기 SiON막 식각 및 질화막 식각공정은 모두 45∼55mT 압력 조건에서 수행되는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
- 제 1 항에 있어서,상기 SiON막의 식각공정은 CF4/CHF3 가스의 합계 유량이 45∼55sccm이고, CF4 : CHF3의 유량비가 1 : 4 인 분위기에서 수행되는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
- 제 1 항에 있어서,상기 질화막 식각공정은 CF4/CHF3 가스의 합계 유량이 81∼99sccm이고, CF4 : CHF3의 유량비가 1 : 5 인 분위기에서 수행되는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
- 제 1 항에 있어서,상기 SiON 막의 식각공정은 플라즈마 타입 식각 장비에서 CF4/CHF3/O2/Ar 가스를 10sccm/40sccm/17sccm/75sccm 사용하고, 파워를 800W, 압력을 50mT로 하여 35초 동안 실시하며,상기 질화막의 식각공정은 플라즈마 타입 식각 장비에서 CF4/CHF3/O2/Ar 가스를 15sccm/75sccm/18sccm/100sccm 사용하고, 파워를 800W, 압력을 50mT로 하여 48초 동안 실시하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
- 제 2 항에 있어서,상기 질화막의 오버에칭은 CF4/CHF3/Ar 가스를 15sccm/75sccm/150sccm 사용하고, 파워를 400W, 압력을 50mT로 하여 25초 동안 실시하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
- 제 1 항에 있어서,상기 비트라인 형성방법은 60∼80nm CD를 갖는 비트라인을 형성하는데 적용되는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
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| KR100695431B1 (ko) * | 2005-06-22 | 2007-03-15 | 주식회사 하이닉스반도체 | 반도체 소자의 컨택홀 형성방법 |
Citations (4)
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| KR0131728B1 (ko) * | 1994-05-20 | 1998-04-14 | 김주용 | 반도체소자의 콘택 제조방법 |
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| KR20050061766A (ko) * | 2003-12-18 | 2005-06-23 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조 방법 |
-
2004
- 2004-01-07 KR KR1020040000943A patent/KR100680400B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR20050072594A (ko) | 2005-07-12 |
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