KR100673023B1 - 파이프라인-버퍼 방식으로 프로그램되는 반도체 메모리장치 - Google Patents

파이프라인-버퍼 방식으로 프로그램되는 반도체 메모리장치 Download PDF

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로 본 발명의 반도체 메모리 장치는 복수의 메모리 셀로 구성되는 셀 어레이와; 복수의 쓰기 유닛으로 구분되며, 각각의 쓰기 유닛을 통해 상기 메모리 셀을 프로그램하는 쓰기 드라이버; 각각 상기 쓰기 유닛과 동일한 크기의 데이터를 센싱하는 복수의 읽기 유닛으로 구분되며, 프로그램 검증 동작시에 각각의 읽기 유닛을 통해 상기 메모리 셀을 센싱하는 감지증폭기; 칼럼 어드레스에 응답하여 상기 복수의 쓰기 또는 읽기 유닛 중에서 상기 메모리 셀을 프로그램 또는 센싱하는 쓰기 및 읽기 유닛을 선택하는 선택 회로; 및 프로그램 동작시에 선택된 쓰기 유닛에 프로그램 데이터를 제공하며, 상기 프로그램 검증 동작시에 선택된 읽기 유닛으로부터 검증 데이터를 입력받는 데이터 입력부를 포함한다.
본 발명에 따르면, 읽기 중 쓰기 동작을 지원하는 반도체 메모리에 있어서, 감지증폭기의 프로그램 검증시에 발생하는 센싱 노이즈를 감소하여 독출 동작에 대한 오류를 감소할 수 있다. 또한 데이터 입력회로를 확장하지 않고도 감지증폭기를 확장할 수 있어 레이아웃 면적에 있어서도 효과적이다.

Description

파이프라인-버퍼 방식으로 프로그램되는 반도체 메모리 장치{Semiconductor Memory Device using Pipelined-Buffer Programming Scheme}
도 1은 일반적인 파이프라인-버퍼 프로그램을 수행하기 위한 메모리 장치의 블록도;
도 2는 상술한 도 1의 프로그램 데이터의 전달 과정을 보여주는 블록도;
도 3은 본 발명의 실시예를 보여주는 블록도;
도 4는 도 3에 제시된 실시예에 따른 프로그램 데이터 전달 과정을 보여주는 블록도;
도 5는 파이프라인-버퍼 프로그램을 수행하는 경우의 워드 당 프로그램 속도를 보여주는 그래프.
*도면의 주요부분에 대한 부호의 설명*
10, 110 : 셀 어레이 20, 120 : 감지증폭 및 기입부
21 : 기입 드라이버 22 : 감지증폭기
30, 130 : 데이터 버퍼 40, 140 : 비트 스캐닝부
41, 141 : 스캔 래치 50, 150 : 드라이버 래치
60, 160 : 제어 로직 170 : 스위치
180 : 스위치 제어부
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 노어 플래시 메모리의 프로그램 장치 및 방법에 관한 것이다.
일반적으로, 플래시 메모리 장치(Flash Memory Device)는 전기적으로 프로그램 및 소거 동작이 가능한 불휘발성 반도체 메모리 장치이다. 최근 모바일 기기의 대용량 저장장치나 코드 메모리(Coded Memory) 등의 적용에서 고용량 혹은 고속 특성을 만족하여 많은 주목을 받고 있다. 플래시 메모리 장치는 낸드형(NAND type) 플래시 메모리와 노어형(NOR type) 플래시 메모리로 분류될 수 있다. 이 중에서 노어형 플래시 메모리 장치의 셀 어레이는 하나의 비트라인에 복수의 메모리 셀들이 병렬로 배열되는 구조를 갖는다. 반면, 낸드형 플래시 메모리는 하나의 비트 라인에 복수 개의 메모리 셀들이 직렬로 배열되는 구조를 갖는다. 따라서, 노어형 플래시 메모리는 전류 소모가 크기 때문에 고집적화에는 불리하지만, 고속화에 용이하게 대처할 수 있는 장점이 있다. 반면에, 낸드형 플래시 메모리는 노어형 플래시 메모리에 비해 적은 셀 전류를 사용하기 때문에, 고집적화에 유리한 장점이 있다. 이러한 특징에 따라, 노어형 플래시 메모리는 낸드형 플래시 메모리와 비교할 때, 프로그램 및 읽기 동작에 있어서 월등하게 빠른 속도를 갖기 때문에 빠른 속도 특성을 요하는 분야에서 폭넓게 이용되고 있다. 상술한 플래시 메모리 장치의 데이터는 셀의 문턱전압(Threshold Voltage) 상태(State)에 의해 정의되고, 프로그램 동 작은 셀의 문턱전압을 변화시키는 방식으로 이루어진다. 일반적으로 프로그램 시의 셀 문턱전압(Threshold Voltage)은 증가형 스텝 펄스 프로그램(ISPP) 방식으로 제어된다.
노어형 플래시 메모리의 셀 어레이(Cell Array)는, 크게 복수의 뱅크(Bank)로 구성되고, 각각의 뱅크는 복수의 섹터(Sector)로 구성되며, 각각의 섹터는 복수의 메모리 셀(Memory Cell)로 구성된다. 일반적으로, 노어형 플래시 메모리의 소거(Erase) 동작은 상기 섹터 단위로 수행되고, 프로그램(Program)은 복수의 워드(Word) 단위(또는, Byte 단위)로 수행된다.
플래시 메모리의 프로그램 특성을 살펴보면, 플래시 메모리에서 프로그램을 수행하기 위해서는 사전에 해당 어드레스 부분을 반드시 소거(Erase)하여야 하기 때문에, 프로그램 데이터가 [1] 또는 [11]이라는 것은, 프로그램 시 아무런 프로그램 동작을 수행하지 않아도 원하는 데이터를 프로그램한 것과 같다고 할 수 있다. 이와 같은 플래시 메모리의 프로그램 특성에 따라 데이터를 스캔(Scan)하여 실제 프로그램될 데이터 비트([1]이나 [11]이 아닌 비트)를 찾아내고, 이를 각 스테이트([10], [01], [00])별로 소정의 개수만큼씩 동시에 프로그램한다. 특히, 데이터 스캐닝 과정과 프로그램 과정을 동시에 수행하는 경우 프로그램에 소요되는 평균 시간은 효과적으로 단축된다. 이러한 프로그램 방식을 파이프라인 버퍼 프로그램(Pipelined-Buffer Program)이라 하기로 한다.
도 1은 상술한 파이프라인-버퍼 프로그램을 지원하기 위한 버퍼와 래치 구조를 간략히 보여주는 블록도이다. 도 1을 참조하면, 파이프라인-버퍼 프로그램을 구 현하기 위한 메모리 장치는 프로그램될 데이터가 비트 스캐닝 단위의 데이터(N 워드)보다 큰 데이터가 저장되는 데이터 버퍼(30)와 데이터를 스캔하기 위한 비트 스캐닝부(40) 및 비트 스캔된 결과가 저장되는 드라이버 래치(50)가 포함된다.
셀 어레이(10)는 복수의 노어형 플래시 메모리 셀들로 구성된다. 감지증폭 및 기입부(20)는 드라이버 래치(50)로부터 입력된 스캔 결과를 이용하여 셀 어레이(10)에 대한 프로그램 동작을 수행한다. 감지증폭 및 기입부(20)는 프로그램 시 실제 프로그램되는 데이터 비트(즉, [0]의 값을 가지는 데이터 비트)만을 선별적으로 프로그램한다. 감지증폭 및 기입부(20)는 소거 상태에 해당하는 데이터 비트(즉, [1] 또는 [11]의 값을 갖는 데이터)는 프로그램하지 않는다. 이때, 한 번에 프로그램될 수 있는 비트 수를 동시 프로그램 비트 수(BitMax)라 한다. 채널 핫 일렉트론(Channel Hot Electron) 방식의 프로그램 스킴이 적용되는 NOR 플래시 메모리에서 메모리 셀의 드레인(Drain)에 4V 내지 6V 정도의 고전압이 인가되기 때문에 일정 수준 이상의 프로그램 전류(current)를 필요로 한다. 그리고, 드레인에 인가되는 고전압은 칩 내부에 구비된 챠지 펌프(charge pump)를 통해 생성되기 때문에, 동시에 프로그램할 수 있는 셀의 개수는 통상 2개 내지 4개로 제한된다. 따라서, 동시 프로그램 비트 수(BitMax)는 동시 프로그램할 수 있는 셀의 개수와 대응된다.
데이터 버퍼(30)는 외부로부터 입력된 프로그램될 데이터가 로드(Load)된다. 일반적으로 파이프라인 방식의 프로그램을 위해서 데이터 버퍼(30)는 프로그램 진행중 감지증폭 및 기입부(20)로 로드되는 데이터보다 큰 데이터가 로드된다. 데이터 버퍼(30)는 후술하게 되는 스캔 래치(41)나 드라이버 래치(50)보다 큰 사이즈로 구비되며, 로드된 데이터를 지속적으로 비트 스캐닝부(40)로 공급함으로써 프로그램 속도를 향상할 수 있는 파이프라인 방식의 프로그램을 지원한다.
비트 스캐닝부(40)는 데이터 버퍼(30)로부터 소정의 단위의 데이터(예를 들면 8 워드)를 전달받아 실제로 프로그램되는 비트(즉, [0](SLC) 또는 [10],[01], [00](MLC)의 상태(State) 값을 갖는 데이터 비트)를 검색한다. 비트 검색을 위해서 비트 스캐닝부(40)는 스캔 래치(41)를 포함한다. 비트 스캐닝부(40)는 스캔 래치(41)에 로드된 데이터를 검색하여 실제로 프로그램되는 비트들을 스테이트 별로 재정렬하여 드라이버 래치(50)로 전달한다. 이러한 동작을 통하여 비트 스캐닝부(40)는 실제 프로그램되는 비트에 대해서 동일한 스테이트 별로 프로그램되도록 하여 전체적으로는 프로그램 시간의 단축을 구현할 수 있게 한다.
드라이버 래치(50)는 제어 로직(60)의 제어에 따라 비트 스캐닝부(40)로부터 전달되는 실제로 프로그램되는 비트(즉, [0] 또는 [10], [01], [00])가 저장된다. 비트 스캐닝부(40)에서 검색된 데이터가 상태(State) 별로 드라이버 래치(50)에 저장된 후 상술한 동시 프로그램 비트 수(BitMax)만큼씩 상술한 감지증폭 및 기입부(20)로 전달되어 프로그램된다.
제어 로직(60)은 상술한 데이터 버퍼(30)와 비트 스캐닝부(40)와 드라이버 래치(50)를 제어하여 파이프라인-버퍼 프로그램의 제반 동작을 구성한다. 제어 로직(60)은 비트 스캐닝부(40)의 스캐닝 동작과 드라이버 래치(50)의 프로그램 동작이 파이프 라인 방식으로 동시에 수행되도록 제어한다. 이와 같은 파이프 라인 방식의 데이터 스캐닝 및 프로그램에 의하면, 데이터의 스캐닝과 프로그램이 동시에 수행되기 때문에, 데이터를 프로그램하는데 걸리는 시간이 줄어들게 된다.
도 2는 상술한 도 1의 각 구성의 데이터 사이즈와 프로그램 동작시에 데이터의 흐름을 보여주는 블록도이다. 도 2를 참조하면, 일반적인 반도체 메모리 장치의 파이프라인-버퍼 프로그램을 위해서는 메모리 뱅크에 구비된 감지증폭기의 동시 검증(Verify) 가능한 최대 비트 수에 대응하는 제반 래치 구성이 필요하다. 결국, 비트 스캐닝을 위한 스캔 래치(41)와 드라이버 래치(50)의 사이즈 및 데이터 버퍼(30)의 입출력 구조는 감지증폭기(Sense Amplifier)의 수와 직결된다. 도면에서는 동시에 검증(Verify) 가능한 비트 수가 N 워드인 감지증폭기부(22)를 구비하는 메모리 장치에 대해서 설명될 것이다.
셀 어레이(10)로 프로그램될 데이터는 우선 데이터 버퍼(30)에 4N 워드 단위로 저장된다. 그리고 감지증폭부(22)의 동시 검증(Verify) 가능한 최대 비트 수(N 워드)와 동일한 데이터 입출력 구조(I/O) 특성을 가진 데이터 버퍼(30)로부터 N 워드의 데이터가 스캔 래치(41)로 전달된다. 스캔 래치(41)에 저장된 N 워드의 데이터는 비트 스캐닝되고, 스캐닝 결과가 N 워드 크기의 드라이버 래치(50)에 로드된다. 이후 드라이버 래치(50)에 로드된 실제로 프로그램되는 상태(State)별 데이터는 기입 드라이버(21)로 전달되어 셀 어레이(10)에 프로그램될 것이다. 하지만, 드라이버 래치(50)에 로드된 데이터가 셀 어레이(10)에 프로그램되는 동작과 스캔 래치(41)에 로드되는 데이터에 대한 비트 스캐닝은 동시에, 그리고 지속적으로 일어나게 될 것이다. 또한 기입 드라이버(21)에 의해서 프로그램되는 데이터는 감지증폭부(22)에 의해서 센싱되어 검증 데이터(VFY_DATA)로 데이터 버퍼에 입력되고 검 증(Verify)을 위한 비교 동작이 이루어진다.
상술한 파이프라인-버퍼 프로그램을 지원하는 메모리 장치의 데이터 버퍼(30)의 입출력 구조, 스캔 래치(41)의 사이즈 및 드라이버 래치(50)의 사이즈는 동시에 프로그램 검증(Program Verify) 가능한 비트 수와 일치한다. 결국, 데이터 버퍼(30)의 입출력 구조, 스캔 래치(41)의 사이즈 및 드라이버 래치(50)의 사이즈는 메모리 뱅크당 구비되어 프로그램 동작시 검증 센싱(Verify Sensing)을 수행하는 감지증폭기(Sense Amplifier)의 수에 의해서 결정된다고 말할 수 있다.
따라서 감지증폭 및 기입부(20) 내에 포함되는 감지증폭기(Sense Amplifier)의 수에 의해 프로그램 데이터의 입력 단위가 결정된다. 따라서 일반적인 파이프라인-버퍼 방식의 프로그램을 지원하는 메모리 장치는 프로그램 회로의 단순화를 위해 메모리 뱅크 내에 구비된 감지증폭기를 통해서 검증(Verify) 가능한 비트 수와 동일한 비트 수의 데이터 버퍼(30) 입출력 구조, 드라이버 래치(50), 스캔 래치(41)의 사이즈로 구성되었다. 또한, 프로그램 데이터(WD_DATA) 및 검증 데이터(VFY_DATA)가 감지증폭 및 기입부(20)로 입출력되는 메인 데이터 라인(MDL)의 수도 상술한 감지증폭기의 검증 가능한 비트 수와 동일하도록 구성된다. 예를 들면 셀 어레이(10)의 각 뱅크별 동시 8 워드의 검증 센싱(Verify Sensing)이 가능한 경우, 8 워드 사이즈의 메인 데이터 라인(MDL), 기입 드라이버(21) 및 드라이버 래치(50), 스캔 래치(41)와 데이터 버퍼(30)의 입출력 구조를 구비해야 한다.
그러나 메모리를 장착하는 시스템들의 동작 주파수가 높아지고, 보다 큰 용량의 메모리를 요구하게 되면서, 멀티 레벨 셀(MLC) 및 각 뱅크별 구비되는 감지증 폭기의 개수가 증가해야 할 필요가 생기게 되었다. 이 경우 단순화된 종래기술에 따른 입력 회로의 구성방식을 유지하는 경우 문제가 발생하게 된다. 첫째, 뱅크별 구비되는 감지증폭기의 수에 비례하여 증가해야하는 스캔 래치(41)와 드라이버 래치(50)의 수가 커져야 한다. 래치의 증가는 반도체 메모리 장치의 칩 면적에서 큰 부분을 차지하게 된다. 둘째, 감지증폭 및 기입부(20)로 동시에 프로그램되는 데이터나 센싱된 데이터가 전달되는 메인 데이터 라인(Main Data Line : 이하 MDL)의 수가 증가하게 되고 이는 레이아웃(Layout) 면적을 증가시키는 요인이 될 것이다. 셋째, 뱅크 단위별 읽기 중 쓰기(Read-While-Write) 동작을 지원하는 메모리 장치의 경우, 확장된 감지증폭기에 의한 검증 센싱시 감지해야하는 비트 수가 급격히 증가하게 된다. 이는 노어 플래시 메모리에서는 큰 소모전류이므로 인접 독출 동작이 진행되는 뱅크의 대한 독출 잡음 발생을 의미한다.
본 발명은 상술한 제반 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 감지증폭기의 수 증가에 따르는 데이터 입력장치의 회로 구성의 증가를 최소화할 수 있는 반도체 메모리 장치 및 방법을 제공하는데 있다.
본 발명의 다른 목적은 감지증폭기의 수 증가에 따르는 노이즈를 감소시킬 수 있는 반도체 메모리 장치 및 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 장치는, 복수의 메모리 셀을 갖는 셀 어레이; 복수의 쓰기 유닛으로 구분되며, 각각의 쓰기 유닛을 통해 상기 메모리 셀을 프로그램하는 쓰기 드라이버; 복수의 읽기 유닛으로 구분되며, 프로그램 검증 동작시에 각각의 읽기 유닛을 통해 상기 메모리 셀을 센싱하는 감지증폭기; 칼럼 어드레스에 응답하여 상기 복수의 쓰기 또는 상기 읽기 유닛 중에서 상기 메모리 셀을 프로그램 또는 센싱하는 쓰기 및 읽기 유닛을 선택하는 선택 회로; 및 프로그램 동작시에 선택된 쓰기 유닛에 프로그램 데이터를 제공하며, 상기 프로그램 검증 동작시에 선택된 읽기 유닛으로부터 검증 데이터를 입력받는 데이터 입력부를 포함한다.
바람직한 실시예에 있어서, 상기 데이터 입력부는, 상기 각각의 쓰기 유닛에 제공되는 데이터의 비트 수보다 더 큰 비트 수의 데이터를 저장하는 쓰기 버퍼와; 상기 각각의 쓰기 유닛에 제공되는 데이터의 비트 수의 데이터를 저장하고, 프로그램될 데이터만 스캔하는 비트 스캐닝부와; 상기 스캔된 데이터를 래치하는 쓰기 드라이버 래치를 포함한다.
바람직한 실시예에 있어서, 상기 쓰기 버퍼는 상기 각각의 쓰기 유닛에 대응하는 데이터 사이즈의 입출력 구조를 갖는다.
바람직한 실시예에 있어서, 상기 비트 스캐닝부는 상기 각각의 쓰기 유닛에 대응하는 비트 수의 데이터를 전달받아 저장하는 스캔 래치를 포함한다.
바람직한 실시예에 있어서, 상기 쓰기 드라이버 래치는 상기 프로그램 동작시에 상기 스캔된 데이터를 상기 쓰기 드라이버로 전달한다.
바람직한 실시예에 있어서, 상기 셀 어레이는 뱅크 단위의 메모리 셀 어레이이다.
바람직한 실시예에 있어서, 상기 복수의 메모리 셀은 노어형 플래시 메모리 셀이다.
상기 목적을 달성하기 위한 본 발명의 다른 특징에 따르면, 본 발명의 반도체 메모리 장치는, 복수의 메모리 셀을 갖는 셀 어레이; 상기 셀 어레이로 동시에 M 비트(M은 자연수)의 데이터를 프로그램 또는 센싱하되, 프로그램 동작시 상기 M 비트를 각각 상기 M 비트보다 적은 N 비트 단위로 분할하여 프로그램 또는 검증 센싱하는 기입 드라이버 및 감지증폭기; 프로그램 동작시에 프로그램 데이터를 상기 N 비트(N은 자연수) 단위로 상기 기입 드라이버로 공급하며, 프로그램 검증 동작시에 상기 감지증폭기로부터 검증 데이터를 제공받는 데이터 입력부; 및 상기 기입 드라이버 및 감지증폭기를 상기 N 비트 단위로 분할하여 칼럼 어드레스에 대응되는 분할된 기입 및 감지증폭만을 활성화 및 상기 데이터 입력부와 연결하는 선택 회로를 포함한다.
바람직한 실시예에 있어서, 상기 기입 및 감지증폭부는 데이터를 상기 복수의 메모리 셀로 프로그램하는 복수의 기입 드라이버와; 상기 복수의 메모리 셀의 저장된 데이터를 센싱하는, 상기 기입 드라이버와 동일한 수로 구성되는 복수의 감지증폭기를 포함한다.
바람직한 실시예에 있어서, 상기 데이터 입력부는, 상기 N 비트보다 큰 데이터를 저장하는 쓰기 버퍼와; 상기 N 비트 크기의 데이터를 저장하고 프로그램될 데이터만을 스캔하는 비트 스캐닝부와; 상기 스캔된 데이터를 래치하는 기입 드라이버 래치를 포함한다.
바람직한 실시예에 있어서, 상기 쓰기 버퍼는 상기 N 비트 단위의 입출력 구조를 가진다.
바람직한 실시예에 있어서, 상기 비트 스캐닝부는 N 비트의 데이터를 전달받아 저장하는 스캔 래치를 포함한다.
바람직한 실시예에 있어서, 상기 기입 드라이버 래치는 상기 프로그램 동작 시에 상기 스캔된 데이터를 상기 기입 드라이버로 전달한다.
바람직한 실시예에 있어서, 상기 선택 회로는, 상기 기입 드라이버 및 감지증폭기 중 칼럼 어드레스에 대응하는 N 비트 크기의 기입 드라이버 및 감지증폭기만을 활성화하는 스위치 제어부; 및 상기 스위치 제어부의 선택 신호에 응답하여 상기 활성화된 기입 및 감지증폭부를 상기 데이터 입력부와 연결하는 스위치를 포함한다.
바람직한 실시예에 있어서, 상기 자연수 M은 상기 자연수 N의 정수 배에 해당된다.
바람직한 실시예에 있어서, 상기 셀 어레이는 뱅크 단위의 메모리 셀 어레이이다.
바람직한 실시예에 있어서, 상기 복수의 메모리 셀은 노어형 플래시 메모리 셀이다.
상기 목적을 달성하기 위한 본 발명의 또 다른 특징에 따르면, 본 발명의 반도체 메모리 장치는, 복수의 메모리 셀을 갖는 셀 어레이; 칼럼 어드레스에 응답하여 상기 셀 어레이의 비트 라인을 선택하는 Y-선택부; 상기 셀 어레이의 비트 라인 으로 동시에 최대 M 비트 데이터를 프로그램하는 기입 드라이버; 상기 셀 어레이의 비트 라인으로부터 동시에 최대 상기 M 비트의 데이터를 센싱하는 감지증폭기; 상기 칼럼 어드레스에 응답하여 상기 M 비트의 기입 드라이버 및 상기 감지증폭기 중 N 비트 크기의 기입 드라이버 및 감지증폭기를 선택하여 활성화하는 선택 회로; 프로그램 동작시에 상기 기입 드라이버로 M 비트보다 적은 N 비트의 프로그램 데이터를 동시에 제공하며, 프로그램 검증 동작시에 상기 감지증폭기로부터 N 비트의 검증 데이터를 입력받는 데이터 입력부를 포함한다.
바람직한 실시예에 있어서, 상기 데이터 입력부는, 상기 N 비트보다 큰 데이터를 저장하는 쓰기 버퍼; 상기 N 비트 크기의 데이터를 상기 쓰기 버퍼로부터 전달받아 프로그램될 데이터만을 스캔하는 비트 스캐닝부와; 상기 스캔된 데이터를 래치하는 기입 드라이버 래치를 포함한다.
바람직한 실시예에 있어서, 상기 비트 스캐닝부는 스캔될 N 비트 데이터가 저장되는 스캔 래치를 포함한다.
바람직한 실시예에 있어서, 상기 감지증폭기는 제어부의 제어에 응답하여 N 비트에 대응하는 상기 메모리 셀의 비트 라인을 감지하여 검증 데이터(Verify Data)로 출력하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 데이터 입력부는 상기 비트 스캐닝부의 스캐닝 동작과 상기 기입 드라이버 래치로의 데이터 입력이 동시에 일어나도록 제어하며, 상기 감지증폭기로부터의 검증 데이터로 패스/페일 여부를 판단하는 제어 로직을 더 포함한다.
바람직한 실시예에 있어서, 상기 제어부는 상기 Y-선택부에서 액세스 되는 메모리 셀과 동일한 비트 라인에 연결되는 상기 기입 드라이버 및 상기 감지증폭기를 활성화한다.
바람직한 실시예에 있어서, 상기 자연수 M은 상기 자연수 N의 정수 배로 설정될 수 있다.
바람직한 실시예에 있어서, 상기 셀 어레이는 뱅크 단위의 메모리 셀 어레이이다.
바람직한 실시예에 있어서, 상기 복수의 메모리 셀은 노어형 플래시 메모리 셀이다.
이상의 구성 및 동작을 포함하는 본 발명의 메모리 장치는 메모리 뱅크당 확장되는 감지증폭기를 프로그램 동작에서는 세분하여 사용 가능하므로 검증 센싱으로 말미암는 노이즈를 줄일 수 있다. 또한, 확장된 감지증폭기 및 기입 드라이버에 도 불구하고 최소의 레이아웃 면적을 갖는 데이터 입력 래치 회로들을 제공할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 바람직한 실시예를 보여주는 블록도이다. 도 3을 참조하면, 본 발명의 반도체 메모리 장치는 메모리 뱅크별 구비되는 감지증폭기의 수가 종래의 감지증폭기보다 M배 증가된 구성(도면에서는 M=4인 경우)에서 데이터 입출 력 장치가 설명될 것이다. 본 발명의 데이터 입출력 장치에 따르면, N 워드 단위로 프로그램 데이터를 공급하도록 구성되는 데이터 입력 회로(데이터 버퍼, 비트 스캐닝부, 드라이버 래치를 통칭)와 N 워드의 데이터를 기입 또는 센싱하는 복수의 감지증폭 및 기입 블록(121, 122, 123, 124)를 포함한다. 그리고 각각 N 워드 단위의 감지증폭 및 기입 블록(121, 122, 123, 124) 중 하나를 선택하여 데이터 입출력 장치로 연결하는 스위치(130)를 포함한다.
셀 어레이(110)는 복수의 노어형 플래시 메모리 셀들로 구성된다. 고용량화를 위해 셀 어레이(110)에 포함되는 메모리 셀들은 하나의 셀에 다중 비트의 데이터가 저장되는 멀티 레벨 셀(Multi Leveled Cell)로 구성될 수 있다. 도면의 셀 어레이(110)는 플래시 메모리 장치의 하나의 뱅크 단위에 포함되는 셀들에 대하여 나타내었다.
감지증폭 및 기입부(120)는 셀 어레이(110)의 비트 라인으로 연결되며, 입력되는 데이터를 프로그램 또는 독출(Read) 시에 비트 라인을 통해서 데이터를 감지하거나 데이터를 프로그램한다. 본 발명에서는 도 1에 나타난 종래의 감지증폭 및 기입부(20)에 비하여 4배로 확장된 크기의 감지증폭 및 기입부(120)로 나타내었으나 확장되는 크기는 이에 국한되지 않는다. 본 발명의 감지증폭 및 기입부(120)는 각각 N 워드의 데이터를 프로그램 또는 센싱할 수 있는 감지증폭 및 기입 블록(121, 122, 123, 124)으로 구분된다. 각각의 감지증폭 및 기입 블록(121, 122, 123, 124)은 N 워드 크기의 데이터를 프로그램하는 기입 드라이버(Write Driver)와 동시에 N 워드 크기의 데이터를 센싱하는 감지증폭기(Sense Amplifier)로 구성된 다. 일반적으로 메모리 뱅크당 N 워드의 데이터를 기입 및 독출하는 감지증폭 및 기입부(20)가 구성되나, 본 발명의 메모리 장치는 4N 워드를 동시에 센싱하거나 프로그램할 수 있는 확장된 감지증폭 및 기입부(120)가 구비된다. 이 경우, 뱅크별로 확장된 감지증폭기를 통하여 동시에 독출(Read)하여 출력할 수 있는 데이터의 용량이 본 발명의 경우 4N 워드에 해당된다. 따라서, 고속의 동작 주파수로 동작하는 시스템에서 지속적 버스트 리드(Continuous Burst Read) 동작을 레이턴시(Latency) 없이 수행할 수 있다. 그러나 본 발명은 읽기 중 쓰기(Read-While-Write) 동작에 있어서 프로그램 동작이 진행되는 뱅크의 검증 센싱(Verify Sensing)으로부터 유발되는 노이즈를 최소화하여, 독출(Read) 동작을 수행하는 다른 뱅크에 독출 오류를 감소시킬 수 있다. 감지증폭 및 기입부(120)와 상술한 셀 어레이(110)와의 사이에는 칼럼 어드레스(CA)에 응답하여 셀들의 비트 라인과 감지증폭 및 기입부(120)를 선택적으로 연결하는 Y-선택부(미도시됨)가 더 포함됨은 이 분야에서 통상의 지식을 습득한 자들에게는 잘 알려져 있다.
스위치(170)는 상술한 메모리 뱅크 단위의 파이프라인-버퍼 프로그램 동작시에 프로그램에 사용되는 감지증폭 및 기입부(120)에 포함되는 감지증폭 및 기입 블록(121, 122, 123, 124)들 중 하나를 선택하도록 제어된다. 스위치(170)는 프로그램 동작시, 드라이버 래치(150)에 저장된 데이터를 감지증폭 및 기입 블록(121, 122, 123, 124)들 중 하나로 전달하도록 선택 동작을 수행한다. 검증(Verify) 동작시, 감지증폭 및 기입 블록(121, 122, 123, 124)들 중 하나로부터 센싱된 N 워드 크기의 검증 데이터(VFY_DATA)가 패스(Pass)/페일(Fail) 여부의 평가를 위해 데이 터 버퍼(130)로 전달되도록 스위치(170)가 제어된다. 스위치(170)는 후술하게 되는 스위치 제어부(180)로부터 전달되는 선택 신호(SEL)에 응답하여 제어된다.
데이터 버퍼(130)는 외부로부터 입력되는 프로그램 데이터를 로드(Load)한다. 일반적으로 파이프라인-버퍼 프로그램을 위해서 데이터 버퍼(130)는 비트 스캐닝을 위해서 스캔 래치(141)에 로드되는 데이터 단위(예를 들면 8 워드)보다 큰 비트 수(예를 들면 32 워드)의 데이터를 로드할 수 있다. 데이터 버퍼(130)는 스캔 래치(141)에 로드되어 비트 스캐닝되는 데이터보다 많은 수의 데이터를 저장하여 지속적인 프로그램 동작의 진행을 지원한다. 따라서 대용량 데이터의 프로그램 시 파이프라인-버퍼 프로그램을 통하여 프로그램 속도를 향상할 수 있다.
비트 스캐닝부(140)는 데이터 버퍼(130)로부터 소정의 비트 수(예를 들면 8 워드)의 데이터를 전달받아 실제로 프로그램되는 데이터(즉, [0] 또는 [10],[01], [00])의 상태(State)를 갖는 데이터 비트를 검색한다. 비트 스캐닝부(140)는 비트 검색을 위해서 스캔 래치(141)를 포함한다. 비트 스캐닝부(140)는 스캔 래치(141)에 저장된 데이터를 검색하여 실제로 프로그램되는 비트들을 상태(State) 별로 재정렬하여 드라이버 래치(150)로 전달한다. 비트 스캐닝부(140)는 이러한 스캔 동작을 통하여 실제 프로그램되는 비트에 대해서, 동일한 상태(State) 별로 프로그램되도록 데이터를 재배열하여 전체적으로는 프로그램 시간의 단축을 구현할 수 있다.
드라이버 래치(150)는 비트 스캐닝부(140)로부터 제어 로직(160)의 제어에 따라 전달되는 실제로 프로그램되는 비트(즉, [0] 또는 [10],[01], [00])가 저장된다. 비트 스캐닝부(140)에서 검색된 데이터가 상태(State) 별로 드라이버 래치 (150)에 저장된 후 소정의 동시 프로그램 가능한 비트 수(BitMax)가 상술한 감지증폭 및 기입부(120)로 전달되어 프로그램된다. 특히 드라이버 래치(150)의 N 워드 크기의 데이터는 메인 데이터 라인(MDL)을 경유하여 스위치(170)의 선택동작에 따라 감지증폭 및 기입부(120)의 블록들 중 N 워드 크기의 데이터를 프로그램 및 센싱하는 블록으로 전달된다.
제어 로직(160)은 상술한 데이터 버퍼(130)와 비트 스캐닝부(140)와 드라이버 래치(150)를 제어하여 파이프라인-버퍼 프로그램의 제반 동작을 구성한다. 제어 로직(160)은 비트 스캐닝부(140)의 스캐닝 동작과 드라이버 래치(150)의 데이터가 프로그램되도록 출력하는 동작을 파이프 라인 방식으로 동시에 수행되도록 제어한다. 예를 들면, 드라이버 래치(150)가 비트 스캐닝부(140)로부터 발생된 (i-1)번째 스캔 결과를 프로그램되도록 메인 데이터 라인(MDL)을 통해서 감지증폭 및 기입부(120)로 전달하는 동안, 비트 스캐닝부(140)는 다음에 실제로 프로그램될 비트 데이터들을 찾아내는 i번째 데이터에 대한 스캐닝을 수행한다. 이와 같은 파이프 라인 방식의 데이터 스캐닝 및 프로그램에 의하면, 데이터의 스캐닝과 프로그램이 동시에 수행되기 때문에, 데이터를 프로그램하는데 걸리는 시간이 줄어들게 된다.
스위치 제어부(180)는 칼럼 어드레스(CA)에 응답하여 복수의 N 워드의 데이터 크기를 갖는 감지증폭 및 기입 블록(121, 122, 123, 124)들 중 하나를 선택하고 활성화한다. 스위치 제어부(180)는 칼럼 어드레스(CA)를 입력받아 감지증폭 및 기입부(120) 가운데 뱅크 내의 셀 어레이와 대응되는 N 워드 크기의 감지증폭 및 기입 블록(SA & WD)을 활성화한다. 동시에, 스위치 제어부(180)는 스위치(170)를 제 어하여 선택된 감지증폭 및 기입 블록(SA & WD)의 데이터 라인과 드라이버 래치(150)로부터 전달되는 메인 데이터 라인(MDL)을 연결한다.
이상의 구성을 통한 본 발명에 따른 메모리 장치는 드라이버 래치(150)와 스캔 래치(141) 및 데이터 버퍼(130)의 확장이나 입출력 구조의 변형이 없이도 메모리 뱅크당 확장된 감지증폭 및 기입부(130)로 데이터를 프로그램할 수 있다. 본 발명의 메모리 장치는 뱅크당 복수의 N 워드 크기(예를 들면 4N 워드)의 데이터를 입력할 수 있는 감지증폭 및 기입부(130)를 구비하나, 프로그램 시에는 감지증폭 및 기입부(130)를 복수의 N 워드 단위로 분할하여 사용한다. 스위치 제어부(180)는 구분된 복수의 N 워드 단위의 감지증폭 및 기입 블록들(121, 122, 123, 124) 중 하나를 활성화하여 N 워드 크기의 입력회로(데이터 버퍼, 비트 스캐닝부, 드라이버 래치)를 통하여 프로그램할 수 있다. 이러한 감지증폭 및 기입부(120)의 분할은 쓰기 중 읽기(Read-While-Write)와 같은 동작을 지원하는 플래시 메모리에서 유용하다. 다시 말하면, 프로그램 중인 뱅크의 감지증폭기의 검증 센싱(Verify Sensing) 시에 발생하는 큰 전류소모로 인한 노이즈를 감소하여 독출(Read) 동작 중인 다른 뱅크의 독출 오류를 방지할 수 있도록 한다. 또한, 입력 회로의 각 래치의 사이즈나 구조를 변경 내지 확장하지 않고도 셀 어레이로 프로그램 가능하다.
도 4는 상술한 도 3의 데이터 전달경로를 설명하는 블록도이다. 도 4를 참조하면, 본 발명의 메모리 장치는 비트 수를 확장하지 않은 데이터 입력 회로(130, 140, 150)를 통해서도 메모리 뱅크당 4N 워드의 크기로 확장된 감지증폭 및 기입부(120)로 프로그램 데이터를 전달할 수 있다. 또한, 비트 수를 확장하지 않은 데이 터 입력 회로(130, 140, 150)를 통해서 파이프라인-버퍼 프로그램이 가능하다.
프로그램될 데이터가 데이터 버퍼(130)에 4N 워드 단위로 저장된다. 데이터 버퍼(130)의 버퍼링 단위는 이에 국한되지 않는다. 데이터 버퍼(130)는 스캔 래치(141)의 사이즈보다 큰 데이터를 저장하도록 설정되며, 입출력 구조는 N 워드 단위로 구성될 것이다. 그리고 데이터 버퍼(130)에 저장된 4N 워드 데이터는 각각 N 워드씩 스캔 래치(141)로 전달되며, 비트 스캐닝부(140)의 스캔 회로에 의해서 실제로 프로그램되는 상태(State)의 비트들이 검색된다. 검색된 비트 데이터는 실제로 프로그램되는 상태([0], 또는 [10], [01], [00])의 데이터들이 각 스테이트 별로 드라이버 래치(150)에 저장된다. N 워드 단위로 스위치(170)에 의해 선택된 감지증폭 및 기입부(120)에 포함되는 활성화된 기입 드라이버(WD)로 전달될 것이다.
드라이버 래치(150)에서 메인 데이터 라인(MDL)을 통하여 메모리 코어로 전달된 프로그램 데이터는 스위치(170)의 선택 동작을 통하여 N 워드 크기의 감지증폭 및 기입 블록들(121, 122, 123, 124) 중 하나로 전달될 것이다. 스위치(170)의 선택 동작을 제어하는 선택신호(SEL)는 스위치 제어부(180)에서 생성된다. 스위치 제어부(180)는 칼럼 어드레스(CA)를 공급받아 감지증폭 및 기입부(120) 내의 칼럼 어드레스에 대응하는 감지증폭 및 기입 블록(SA & WD)이 활성화되도록 한다. 프로그램 검증(Verify) 동작에서는 스위치 제어부(180)로부터의 선택된 N 워드 크기의 감지증폭 및 기입 블록(SA & WD)으로부터 센싱된 검증 데이터(SA_DATA)가 메인 데이터 라인(MDL)을 경유하여 데이터 버퍼(130)로 전달된다.
상술한 구성에 따르면, 본 발명의 데이터 입력장치는 N 워드 크기의 데이터 버퍼(130), 스캔 래치(141) 및 드라이버 래치(150)를 구비하게 된다. 그러나 스위치(170)에 의하여 메모리 뱅크에 구비되는 N 워드의 정수 배에 달하는 감지증폭 및 기입부(120)로 프로그램 가능하다. 본 발명의 메모리 장치는 메모리 뱅크에 구비되는 4N 워드의 데이터를 프로그램 및 센싱할 수 있는 감지증폭 및 기입부(120)를 구비한다. 그러나 4N 워드의 감지증폭 및 기입부(120)는 N 워드 단위로 분할되고, 프로그램 시에 상술한 입력장치로부터 N 워드 크기의 데이터를 전달받아 셀 어레이로 프로그램한다.
도 5는 본 발명에 따른 파이프라인-버퍼 프로그램을 수행하는 경우 동시에 프로그램되는 워드 수에 대한 워드 당 프로그램 속도를 보여주는 그래프이다. 도 5를 참조하면, 본 발명의 데이터 버퍼(130 : 도 3 참조)의 입출력 구조, 스캔 래치(141) 및 드라이버 래치(150)의 사이즈에 따르는 1 워드 당 프로그램 속도가 간략히 나타난다.
본 발명의 비트 스캐닝부(140)에 의한 스캔 동작은 스캔 래치(141)에 저장되어 프로그램되는 데이터 단위가 커질수록 그 효율성이 커진다. 따라서 프로그램되는 워드 수를 증가시킬수록 프로그램 속도도 증가한다. 그러나 상술한 도면에 나타난 바와 같이 프로그램되는 데이터가 8 워드(N=8 word) 이상인 경우 프로그램 속도의 증가의 폭도 미미한 수준에 지나지 않는다. 이러한 속도의 증가와 래치 구조의 트레이드-오프(Trade-Off)를 고려할 경우 오히려 8 워드 크기가 비용면에서 바람직하다. 결국, 본 발명에 따르면 프로그램 속도의 저하는 무시할 정도로 미미하지만, 래치의 추가가 필요없는 반도체 메모리 장치를 제공할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 특히, 본 발명에서는 감지증폭 및 기입부(120)의 사이즈를 드라이벌 래치(150)의 4배 크기인 4N 워드로 개시하였으나 감지증폭 및 기입부(120)의 크기는 이에 국한되지 않는다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명의 메모리 장치는 뱅크 내의 감지증폭기의 수가 확장되더라도 레이아웃 면적 증가를 최소화할 수 있으며, 확장된 감지증폭기의 수에 따르는 노이즈를 최소화할 수 있다.

Claims (26)

  1. 복수의 메모리 셀을 갖는 셀 어레이;
    복수의 쓰기 유닛으로 구분되며, 각각의 쓰기 유닛을 통해 상기 메모리 셀을 프로그램하는 쓰기 드라이버;
    복수의 읽기 유닛으로 구분되며, 프로그램 검증 동작시에 각각의 읽기 유닛을 통해 상기 메모리 셀을 센싱하는 감지증폭기;
    칼럼 어드레스에 응답하여 상기 복수의 쓰기 또는 상기 읽기 유닛 중에서 상기 메모리 셀을 프로그램 또는 센싱하는 쓰기 및 읽기 유닛을 선택하는 선택 회로; 및
    프로그램 동작시에 선택된 쓰기 유닛에 프로그램 데이터를 제공하며, 상기 프로그램 검증 동작시에 선택된 읽기 유닛으로부터 검증 데이터를 입력받는 데이터 입력부를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 데이터 입력부는,
    상기 각각의 쓰기 유닛에 제공되는 데이터의 비트 수보다 더 큰 비트 수의 데이터를 저장하는 쓰기 버퍼와;
    상기 각각의 쓰기 유닛에 제공되는 데이터의 비트 수의 데이터를 저장하고, 프로그램될 데이터만 스캔하는 비트 스캐닝부와;
    상기 스캔된 데이터를 래치하는 쓰기 드라이버 래치를 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 쓰기 버퍼는 상기 각각의 쓰기 유닛에 대응하는 데이터 사이즈의 입출력 구조를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 비트 스캐닝부는 상기 각각의 쓰기 유닛에 대응하는 비트 수의 데이터를 전달받아 저장하는 스캔 래치를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 2 항에 있어서,
    상기 쓰기 드라이버 래치는 상기 프로그램 동작시에 상기 스캔된 데이터를 상기 쓰기 드라이버로 전달하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 셀 어레이는 뱅크 단위의 메모리 셀 어레이인 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 복수의 메모리 셀은 노어형 플래시 메모리 셀인 것을 특징으로 하는 반도체 메모리 장치.
  8. 복수의 메모리 셀을 갖는 셀 어레이;
    상기 셀 어레이로 동시에 M 비트(M은 자연수)의 데이터를 프로그램 또는 센싱하되, 프로그램 동작시 상기 M 비트를 각각 상기 M 비트보다 적은 N 비트 단위로 분할하여 프로그램 또는 검증 센싱하는 기입 드라이버 및 감지증폭기;
    프로그램 동작시에 프로그램 데이터를 상기 N 비트(N은 자연수) 단위로 상기 기입 드라이버로 공급하며, 프로그램 검증 동작시에 상기 감지증폭기로부터 검증 데이터를 제공받는 데이터 입력부; 및
    상기 기입 드라이버 및 감지증폭기를 상기 N 비트 단위로 분할하여 칼럼 어드레스에 대응되는 분할된 기입 및 감지증폭만을 활성화 및 상기 데이터 입력부와 연결하는 선택 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 기입 및 감지증폭부는 데이터를 상기 복수의 메모리 셀로 프로그램하는 복수의 기입 드라이버와;
    상기 복수의 메모리 셀의 저장된 데이터를 센싱하는, 상기 기입 드라이버와 동일한 수로 구성되는 복수의 감지증폭기를 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 데이터 입력부는,
    상기 N 비트보다 큰 데이터를 저장하는 쓰기 버퍼와;
    상기 N 비트 크기의 데이터를 저장하고 프로그램될 데이터만을 스캔하는 비트 스캐닝부와;
    상기 스캔된 데이터를 래치하는 기입 드라이버 래치를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 쓰기 버퍼는 상기 N 비트 단위의 입출력 구조를 가진 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 10 항에 있어서,
    상기 비트 스캐닝부는 N 비트의 데이터를 전달받아 저장하는 스캔 래치를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 10 항에 있어서,
    상기 기입 드라이버 래치는 상기 프로그램 동작 시에 상기 스캔된 데이터를 상기 기입 드라이버로 전달하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 8 항에 있어서,
    상기 선택 회로는,
    상기 기입 드라이버 및 감지증폭기 중 칼럼 어드레스에 대응하는 N 비트 크기의 기입 드라이버 및 감지증폭기만을 활성화하는 스위치 제어부; 및
    상기 스위치 제어부의 선택 신호에 응답하여 상기 활성화된 기입 및 감지증폭부를 상기 데이터 입력부와 연결하는 스위치를 포함하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 자연수 M은 상기 자연수 N의 정수 배에 해당되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 8 항에 있어서,
    상기 셀 어레이는 뱅크 단위의 메모리 셀 어레이인 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 8 항에 있어서,
    상기 복수의 메모리 셀은 노어형 플래시 메모리 셀인 것을 특징으로 하는 반도체 메모리 장치.
  18. 복수의 메모리 셀을 갖는 셀 어레이;
    칼럼 어드레스에 응답하여 상기 셀 어레이의 비트 라인을 선택하는 Y-선택부;
    상기 셀 어레이의 비트 라인으로 동시에 최대 M 비트 데이터를 프로그램하는 기입 드라이버;
    상기 셀 어레이의 비트 라인으로부터 동시에 최대 상기 M 비트의 데이터를 센싱하는 감지증폭기;
    상기 칼럼 어드레스에 응답하여 상기 M 비트의 기입 드라이버 및 상기 감지증폭기 중 N 비트 크기의 기입 드라이버 및 감지증폭기를 선택하여 활성화하는 선택 회로;
    프로그램 동작시에 상기 기입 드라이버로 M 비트보다 적은 N 비트의 프로그램 데이터를 동시에 제공하며, 프로그램 검증 동작시에 상기 감지증폭기로부터 N 비트의 검증 데이터를 입력받는 데이터 입력부를 포함하는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 데이터 입력부는,
    상기 N 비트보다 큰 데이터를 저장하는 쓰기 버퍼;
    상기 N 비트 크기의 데이터를 상기 쓰기 버퍼로부터 전달받아 프로그램될 데이터만을 스캔하는 비트 스캐닝부와;
    상기 스캔된 데이터를 래치하는 기입 드라이버 래치를 포함하는 반도체 메모 리 장치.
  20. 제 19 항에 있어서,
    상기 비트 스캐닝부는 스캔될 N 비트 데이터가 저장되는 스캔 래치를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제 20 항에 있어서,
    상기 감지증폭기는 제어부의 제어에 응답하여 N 비트에 대응하는 상기 메모리 셀의 비트 라인을 감지하여 검증 데이터(Verify Data)로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제 21 항에 있어서,
    상기 데이터 입력부는 상기 비트 스캐닝부의 스캐닝 동작과 상기 기입 드라이버 래치로의 데이터 입력이 동시에 일어나도록 제어하며, 상기 감지증폭기로부터의 검증 데이터로 패스/페일 여부를 판단하는 제어 로직을 더 포함하는 반도체 메모리 장치.
  23. 제 18 항에 있어서,
    상기 제어부는 상기 Y-선택부에서 액세스 되는 메모리 셀과 동일한 비트 라인에 연결되는 상기 기입 드라이버 및 상기 감지증폭기를 활성화하는 것을 특징으 로 하는 반도체 메모리 장치.
  24. 제 18 항에 있어서,
    상기 자연수 M은 상기 자연수 N의 정수 배로 설정되는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제 18 항에 있어서,
    상기 셀 어레이는 뱅크 단위의 메모리 셀 어레이인 것을 특징으로 하는 반도체 메모리 장치.
  26. 제 18 항에 있어서,
    상기 복수의 메모리 셀은 노어형 플래시 메모리 셀인 것을 특징으로 하는 반도체 메모리 장치.
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