KR100671209B1 - 저전력 플래쉬 메모리의 센싱회로 - Google Patents

저전력 플래쉬 메모리의 센싱회로 Download PDF

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Abstract

본 발명은 저전력 플래쉬 메모리의 센싱회로에 관한 것으로, 플래쉬 메모리 셀의 제어 로직(control logic)으로부터 발생되는 프리차아지(PRECHARGE) 신호가 인가되는 제1 인버터; 상기 제1 인버터의 출력과 게이트가 연결되는 제1 PMOS 트랜지스터; 상기 플래쉬 메모리 셀의 제어 로직(control logic)으로부터 발생되는 데이터라인 부하신호(DLINE_LOADb)가 인가되는 제2 PMOS 트랜지스터; 상기 플래쉬 메모리 셀의 제어 로직(control logic)으로부터 발생되는 감지증폭기 인에이블(Sense Amplifier ENable: SAENb)신호가 인가되고, 데이터라인(DLINE)과 연결되어 리드 데이터를 감지하는 감지증폭기; 및 상기 감지증폭기의 SAENb 신호에 의해 데이터라인(DLINE)의 유효 데이터를 출력하는 리드 데이터 출력부;를 포함하고, 상기 데이터라인(DLINE)에 상기 제1 모스트랜지스터와 상기 제2 모스트랜지스터가 연결된 회로임을 특징으로 한다.

Description

저전력 플래쉬 메모리의 센싱회로{A sensing circuit of flash memory using low power}
도 1은 수동형 UHF RFID 태그를 도시한 것이다.
도 2는 1Kb 동기화 플래쉬 메모리의 실시예를 블록도로 도시한 것이다.
도 3은 기존의 비휘발성 메모리에 사용되는 전류 센싱 방식의 회로를 도시한 것이다.
도 4는 본 발명에 의한 플래쉬 메모리용 센싱회로를 도시한 것이다.
도 5는 읽기 모드시의 타이밍 다이어그램을 도시한 것이다.
본 발명은 플래쉬 메모리에 관한 것으로, 특히 낮은 전력을 사용하는 플래쉬 메모리용 센싱회로에 관한 것이다.
RFID(Radio Frequency Identification)는 사물에 부착된 태그(Tag)로부터 전파를 이용하여 사물의 정보 및 주변정보를 수집, 저장, 수정 및 추적함으로써 다양한 서비스를 제공하는 무선 주파수 인식 기술이다.
RFID 태그는 배터리(battery) 내장 유무, 읽기(read), 쓰기(write) 및 통신 기능에 따라 분류되며, 전자상품코드(Electronic product code)를 국제 표준화(Global standardization)하는 단체인 EPCglobal에서 규격화된다. 현재 RFID는 사용하는 분야가 점점 넓어지면서 능동형 보다 저가격, 소형화에 유리한 수동형 태그 칩 개발에 많은 노력을 기울이고 있다.
도 1은 수동형 UHF RFID 태그를 도시한 것으로, 안테나와 태그 칩으로 구성된다.
태그 칩은 아날로그 회로, 로직 회로, 메모리 회로로 구성된다.
아날로그 회로는 안테나에서 받은 주파수를 사용 가능한 데이터로 변환하는 복조기(Demodulator), 데이터를 주파수 신호로 바꾸어주는 변조기(Modulator), 리더에 의해서 안테나에 공급받은 에너지를 공급전압으로 만들어주는 전압배율기(Voltage multiplier)로 구성되어 있다.
로직회로는 프로토콜, CRC(Cyclic Redundancy Check) 확인, 에러검사, 및 아날로그 회로의 동작모드를 조절하는 역할을 한다.
메모리 회로는 리드/라이트(read/write)가 가능하고 파워다운(power-down)시 저장된 정보를 유지할 수 있는 비휘발성 메모리인 EEPROM이 사용되고 있다.
수동형 태그 칩에서는 UHF 신호를 받아서 아날로그 블록의 voltage multiplier에서 만들어진 power로 ID를 확인하고 데이터를 리더기에 전송하기 위해서는 저전력 회로 설계가 요구된다.
도 2는 1Kb 동기화 플래쉬 메모리(Synchronous Flash EEPROM)의 실시예를 블록도로 도시한 것이다.
도 2에서 보는 바와 같이 32 rows × 32 columns의 EEPROM 셀 어레이(cell array), Row 디코더(Decoder), Column 디코더와 Data Buffer, 동작모드에 따라 제어 신호(control signal)를 발생시키는 Control Logic 및 EEPROM의 쓰기 기능을 수행하기 위해 필요한 고전압인 VPP, VPPL을 공급해주기 위한 DC-DC 변환기(Converter)로 구성되어 있다.
인터페이스 신호는 크게 클럭 제어신호(clock control signal), command 제어 신호(control signal), 어드레스 신호(Address signal), bidirectional data I/O가 있다. 클럭 제어 신호는 CLK(clock)와 CKE(clock enable) 신호가 있고, command 제어 신호는 REb(Read Enable), WEb(Write Enable), OEb(Output Enable), ERSb(Erase), PGMb(Program), RSTb(Reset) 신호가 있다. 어드레스는 ADD[6:0]가 있고 I/O로 I/O[7:0]가 있다. 7개의 어드레스에 의해 128 바이트(Byte) 중의 한 바이트가 선택되며, 읽기와 쓰기는 byte 단위로 수행된다.
Flash EEPROM의 동작 모드는 지우기(erase), 프로그램(program), 읽기, 대기모드(Stand-by) 모드로 구분되며, 클럭에 동기화 되도록 하였다. 쓰기 모드는 지우기와 프로그램모드를 포함한다.
도 3은 기존의 비휘발성 메모리에 사용되는 전류 센싱 방식의 회로를 도시한 것이다.
기존의 방식은 기준전류(reference current) 바이어스 회로가 존재하여 Vref 전압을 만드는데 필요한 전류와 감지 증폭기(Sense Amplifier)에서 흐르는 전류가 태그 칩에서 허용된 메모리 리드(Read)시의 소모 전력보다 더 크기 때문에 사용을 할 수가 없다.
본 발명이 이루고자 하는 기술적 과제는 플래쉬 메모리의 리드(read)시 소모전력을 줄이기 위한 센싱회로를 제공하는 것이다.
상기 기술적 과제를 해결하기 위한 본 발명에 의한 저전력 플래쉬 메모리의 센싱회로는 플래쉬 메모리 셀의 제어 로직(control logic)으로부터 발생되는 프리차아지(PRECHARGE) 신호가 인가되는 제1 인버터; 상기 제1 인버터의 출력과 게이트가 연결되는 제1 PMOS 트랜지스터; 상기 플래쉬 메모리 셀의 제어 로직(control logic)으로부터 발생되는 데이터라인 부하신호(DLINE_LOADb)가 인가되는 제2 PMOS 트랜지스터; 상기 플래쉬 메모리 셀의 제어 로직(control logic)으로부터 발생되는 감지증폭기 인에이블(Sense Amplifier ENable: SAENb)신호가 인가되고, 데이터라인(DLINE)과 연결되어 리드 데이터를 감지하는 감지증폭기; 및 상기 감지증폭기의 SAENb 신호에 의해 데이터라인(DLINE)의 유효 데이터를 출력하는 리드 데이터 출력부;를 포함하고, 상기 데이터라인(DLINE)에 상기 제1 모스트랜지스터와 상기 제2 모스트랜지스터가 연결된 회로임을 특징으로 한다.
이하 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 4는 본 발명에 의한 플래쉬 메모리용 센싱회로를 도시한 것으로, 제1 인버터(410), 제1 PMOS 트랜지스터(420), 제2 PMOS 트랜지스터(430), 감지증폭기(440) 및 리드 데이터 출력부(450)로 이루어진다.
제1 인버터(410)는 상기 플래쉬 메모리 셀의 제어 로직(control logic)으로부터 발생되는 프리차아지(PRECHARGE) 신호가 인가된다.
제1 PMOS 트랜지스터(420)는 상기 제1 인버터(410)의 출력과 게이트가 연결된다.
제2 PMOS 트랜지스터(430)는 상기 플래쉬 메모리 셀의 제어 로직(control logic)으로부터 발생되는 데이터라인 부하신호(DLINE_LOADb)가 인가된다. 이러한 상기 제2 PMOS 트랜지스터(430)는 워드라인(Word-Line: WL)이 선택되어 있는 동안 활성화되어 상기 플래쉬 메모리 셀이 오프(OFF) 상태에서 누설전류(leakage current)에 의해 데이터라인(DLINE)이 0V로 떨어지는 것을 방지하기 위한 높은 임피던스의 능동 부하(Active Load) 역할을 한다.
상기 제1 PMOS 트랜지스터(420)와 상기 제2 PMOS 트랜지스터(430)는 각각 데이터라인(DLINE)에 연결된다.
감지증폭기(440)는 상기 플래쉬 메모리 셀의 제어 로직(control logic)으로부터 발생되는 SAENb신호가 인가되고, 데이터라인(DLINE)과 연결되어 리드 데이터를 감지하는 것으로, 클록이 인가된 인버터(Clocked Inverter)방식을 사용한다.
상기 클록이 인가된 인버터(Clocked Inverter)는 두 개의 PMOS 트랜지스터와 두 개의 NMOS 트랜지스터가 직렬로 연결되고, 하나의 PMOS트랜지스터와 하나의 NMOS트랜지스터에 데이터라인이 연결되고, 나머지 하나의 PMOS 트랜지스터에 SAENb 신호가 인가되고, 나머지 하나의 NMOS 트랜지스터에는 반전된 SAENb 신호가 인가된다.
리드 데이터 출력부(450)는 상기 감지증폭기(440)의 SAENb 신호에 의해 데이터라인(DLINE)의 유효 데이터를 출력한다.
상기 기술한 바와 같이 본 발명에 의한 플래쉬 메모리용 센싱회로를 이용한 메모리의 읽기 모드 동작을 도 2와 도 4를 참조하여 다음과 같이 설명한다.
읽기 모드에서는 컬럼디코더(Column Decoder)의 디코딩에 의해 32개의 BL 중 선택된 8개의 BL은 8개의 DLINE에 연결된다.
읽기(Read) 모드에서 EEPROM 셀의 컨트롤 게이트(control gate) 전압인 WL이 활성화(activation) 되기 이전에 PRECHARGE 신호에 Short Pulse가 인가되어 PMOS 트랜지스터인 MP0에 의해 먼저 DLINE을 VDD로 Precharge 시킨 후 WL이 활성화되면서 프로그램 된 셀은 전류가 흐르지 않으므로 DLINE은 VDD를 유지하여 출력으로 나오는 반면, 프로그램 되지 않은 셀은 ON 전류가 흘러 DLINE은 거의 0V의 출력이 나온다.
DLINE에 데이터가 충분이 전달되면 클록이 인가된 인버터(Clocked Inverter: )의 SAENb(Sense Amplifier ENable) 신호가 0V로 인에이블(enable)되어 DLINE의 데이터를 읽어 낸다.
부하 트랜지스터(Load Transistor)인 MP1은 WL이 선택되어 있는 동안 활성화되어 EEPROM 셀이 OFF 상태에서 누설전류(leakage current)에 의해 DLINE이 0V로 떨어지는 것을 방지하기 위한 높은 임피던스의 능동 부하(Active Load) 역할을 한다.
도 5는 읽기 모드시의 타이밍 다이어그램을 도시한 것이다.
Read 모드 시 태그 칩의 아날로그 블록으로 나오는 클럭(CLK) 신호, 로직 블럭으로부터 들어오는 command 제어 신호(CKE, REb, OEb), 도 2에서 보는 바와 같이 플래쉬 메모리(EEPROM)의 제어 로직(control logic)에서 나오는 PCHARGE, DLINE_LOADb, SAENb 신호의 타이밍 다이어그램이다.
클럭의 상승 모서리(rising edge)에서 읽기 명령(command)이 들어오면 PCHARGE 신호에 의해 DLINE과 BL이 VDD로 프리차아지(precharge)된다. BL이 프리차아지(precharge)된 후 WL이 활성화되면서 BL에 데이터가 전달되면 SAENb 신호에 의해 DLINE의 유효 데이터(valid data)가 RD_DO를 거쳐 출력 데이터 버퍼(output data buffer)를 통해 I/O로 내 보낸다. 이 때 한 클럭의 반주기 이내에 유효 데이터가 I/O로 나오면 된다.
이상으로, 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 의하면, 기준전류 바이어스회로가 필요 없는 클록이 인가된 인버터 방식의 감지 증폭기를 사용함으로써 저전력의 플래쉬 메모리용 센싱회로를 구현할 수 있다.

Claims (5)

  1. 읽기 모드에서 플래쉬 메모리 셀에 저장된 정보를 읽어내기 위한 센싱회로에 있어서,
    상기 플래쉬 메모리 셀의 제어 로직(control logic)으로부터 발생되는 프리차아지(PCHARGE) 신호가 인가되는 제1 인버터;
    상기 제1 인버터의 출력과 게이트가 연결되는 제1 PMOS 트랜지스터;
    상기 플래쉬 메모리 셀의 제어 로직(control logic)으로부터 발생되는 데이터라인 부하신호(DLINE_LOADb)가 인가되는 제2 PMOS 트랜지스터;
    상기 플래쉬 메모리 셀의 제어 로직(control logic)으로부터 발생되는 감지증폭기 인에이블(Sense Amplifier ENable: SAENb)신호가 인가되고, 데이터라인(DLINE)과 연결되어 리드 데이터를 감지하는 감지증폭기; 및
    상기 감지증폭기의 SAENb 신호에 의해 데이터라인(DLINE)의 유효 데이터를 출력하는 리드 데이터 출력부;를 포함하고,
    상기 데이터라인(DLINE)에 상기 제1 모스트랜지스터와 상기 제2 모스트랜지스터가 연결된 회로임을 특징으로 하는 저전력 플래쉬 메모리의 센싱회로.
  2. 제1항에 있어서, 상기 제2 모스트랜지스터는
    워드라인(Word-Line: WL)이 선택되어 있는 동안 활성화되어 상기 플래쉬 메모리 셀이 오프(OFF) 상태에서 누설전류(leakage current)에 의해 데이터라인 (DLINE)이 0V로 떨어지는 것을 방지하기 위한 높은 임피던스의 능동 부하(Active Load) 역할을 함을 특징으로 하는 저전력 플래쉬 메모리의 센싱회로.
  3. 제1항에 있어서, 상기 감지증폭기는
    클록이 인가된 인버터(Clocked Inverter)임을 특징으로 하는 저전력 플래쉬 메모리의 센싱회로.
  4. 제1항에 있어서, 상기 클록이 인가된 인버터(Clocked Inverter)는
    두 개의 PMOS 트랜지스터와 두 개의 NMOS 트랜지스터가 직렬로 연결되고, 하나의 PMOS트랜지스터와 하나의 NMOS트랜지스터에 데이터라인이 연결되고, 나머지 하나의 PMOS 트랜지스터에 SAENb 신호가 인가되고, 나머지 하나의 NMOS 트랜지스터에는 반전된 SAENb 신호가 인가됨을 특징으로 하는 저전력 플래쉬 메모리의 센싱회로.
  5. 제1항에 있어서,
    상기 프라차이지(PCHARGE) 신호가 데이터라인(DLINE)을 프리차아징(precharging)하는 동안 상기 데이터라인 부하신호(DLINE_LOADb)가 활성화(activation)되어 높은 임피던스(high-impedance)의 상기 제2 PMOS 트랜지스터로 데이터라인(DLINE)을 VDD로 pull-up 시키는 것을 특징으로 하는 저전력 플래쉬 메모리의 센싱회로.
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