KR100909838B1

KR100909838B1 - 저전력 및 저면적의 비휘발성 메모리 장치

Info

Publication number: KR100909838B1
Application number: KR1020070112421A
Authority: KR
Inventors: 김영희; 이재형; 송성영; 김종희
Original assignee: 창원대학교 산학협력단
Priority date: 2007-11-06
Filing date: 2007-11-06
Publication date: 2009-07-28
Also published as: KR20090046340A

Abstract

본 발명은 저전력 및 저면적의 비휘발성 메모리 장치에 대하여 개시된다. 비휘발성 메모리 장치는, 메모리 셀 어레이, 분리된 데이터 입/출력 포트, 비트라인 감지 증폭기, 그리고 DC-DC 변환기를 포함한다. 메모리 셀 어레이는 행들 및 열들로 복수개의 비휘발성 메모리 셀들이 배열되고, 데이터 입력 포트는 비휘발성 메모리 셀로 기입할 데이터를 수신한다. 비트라인 감지 증폭기는 비휘발성 메모리 셀의 데이터를 감지하여 데이터 출력 포트로 출력한다. DC-DC 변환기는 비휘발성 메모리 셀로 기입 데이터를 프로그래밍하기 위한 제1 및 제2 승압 전압들을 발생하되, 직렬 연결되는 다수개의 쇼트키 다이오드과 펌핑 다이오드들로 구성되는 딕슨 전하 펌프 회로를 이용하여 제1 및 제2 승압 전압들을 발생한다.

비휘발성 메모리 장치, 비트라인 감지 증폭기, 딕슨 전하 펌프, 쇼트키 다이오드, 전원 스위칭 회로

Description

저전력 및 저면적의 비휘발성 메모리 장치{Non-volatile memory device for implementing low power consumption and small chip area}

본 발명은 비휘발성 메모리 장치에 관한 것으로, 특히 저전력 및 저면적의 EEPROM에 관한 것이다.

RFID(Radio Frequency Identification)는 사물에 부착된 태그(Tag)로부터 전파를 이용하여 사물의 정보 및 주변 정보를 수집, 저장, 수정 및 추적함으로써 다양한 서비스를 제공하는 무선 주파수 인식 기술이다. 현재 RFID는 사용하는 분야가 점점 넓어지면서, 배터리(battery)가 있는 능동형보다 배터리가 없는 저가격, 소형화에 유리한 수동형 태그 칩 개발에 많은 노력을 기울이고 있다. RFID 태그 규격 중에서 클래스1(Class1)의 제너레이션2(Generation2)는 수동형(passive) 태그로 소형화와 가격 면에서 유리한 이점을 가지고 있다. 또한, 읽기와 쓰기 기능뿐만 아니라 사용자에 의한 보안 기능을 강화한 락(lock) 기능, 태그 칩의 사용을 하지 못하도록 하는 킬(kill)과 같은 부가적인 기능을 탑재하고 있어 물류, 교통, 재고관리와 같은 분야에서의 응용이 예상된다.

수동형 UHF RFID 태그는, 도 1과 같이, 안테나와 태그 칩으로 구성된다. 태 그 칩(10)은 아날로그 회로(11), 로직 회로(12), 메모리 회로(13)로 구성된다. 아날로그 회로(11)는 안테나에서 받은 주파수를 사용 가능한 데이터로 변환하는 복조기(Demodulator), 데이터를 주파수 신호로 바꾸어주는 변조기(Modulator), 리더(reader)에 의해서 안테나에 공급받은 에너지를 공급전압으로 만들어주는 전압 배율기(Voltage multiplier)로 구성된다. 로직 회로(12)는 프로토콜, CRC(Cyclic Redundancy Check) 확인, 에러 검사 및 아날로그 회로의 동작 모드를 조절한다. 메모리 회로(13)는 읽기/쓰기(read/write)가 가능하고, 파워 다운(power-down)시 저장된 정보를 유지할 수 있는 비휘발성 메모리인 EEPROM이 사용된다. 메모리 용량은 96bit, 128/256bit 정도면 가능하지만 보다 부가적인 기능과 정보를 저장하기 위해 1Kb의 EEPROM이 요구된다.

수동형 태그 칩(10)은, UHF 신호를 받아서 아날로그 회로(11)의 전압 배율기에서 만들어진 전원인 VDD(power supply voltage)로 ID를 확인하고, 데이터를 리더기에 전송하기 위해서는 저전력(low power) 회로 설계가 요구되며, 태그칩의 원가 절감을 위해 저면적(small area) IP를 필요로 한다.

본 발명의 목적은 저전력 및 저면적의 EEPROM을 제공하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 비휘발성 메모리 장치는, 행들 및 열들로 복수개의 비휘발성 메모리 셀들이 배열되는 메모리 셀 어레이; 비휘발성 메모리 셀로 기입할 데이터를 수신하는 데이터 입력 포트; 비휘발성 메모리 셀의 데이터를 감지하여 데이터 출력 포트로 출력하는 비트라인 감지 증폭기; 그리고 비휘발성 메모리 셀로 기입 데이터를 프로그래밍하기 위한 제1 및 제2 승압 전압들을 발생하되, 직렬 연결되는 다수개의 쇼트키 다이오드과 펌핑 다이오드들로 구성되는 딕슨 전하 펌프 회로를 이용하여 제1 및 제2 승압 전압들을 발생하는 DC-DC 변환기를 포함한다.

본 발명의 실시예들에 따라, 비트라인 감지 증폭기는, 프리차아지 신호를 입력하는 제1 인버터; 제1 인버터의 출력에 응답하여 비휘발성 메모리 셀의 데이터가 전달되는 데이터 라인을 전원 전압 레벨로 프리차아지시키는 제1 피모스 트랜지스터; 데이터 라인 로드 신호에 응답하여 데이터 라인을 전원 전압 레벨로 구동하는 제2 피모스 트랜지스터; 센싱 인에이블 신호에 응답하여 데이터 라인의 데이터를 반전시키는 클럭드 인버터; 그리고 클럭드 인버터의 출력을 래치하여 데이터 출력 포트로 출력하는 래치를 포함할 수 있다.

본 발명의 실시예들에 따라, 클럭드 인버터는, 센싱 인에이블 신호를 입력하는 제2 인버터; 전원 전압이 그 소스에 연결되고, 데이터 라인이 그 게이트에 연결되는 제3 피모스 트랜지스터; 제3 인버터의 드레인이 그 소스에 연결되고, 센싱 인에이블 신호가 그 게이트에 연결되고, 그 드레인이 상기 클럭드 인버터의 출력이 되는 제4 피모스 트랜지스터; 제2 인버터의 출력이 그 게이트에 연결되고, 제4 피모스 트랜지스터의 드레인이 그 드레인에 연결되는 제1 엔모스 트랜지스터; 그리고 접지 전압이 그 소스에 연결되고, 데이터 라인이 그 게이트에 연결되고, 제1 엔모 스 트랜지스터의 소스가 그 드레인에 연결되는 제2 엔모스 트랜지스터를 포함할 수 있다.

본 발명의 실시예들에 따라, DC-DC 변환기는, 기준 전압을 발생하는 밴드갭 기준 전압 발생기; 기준 전압과 제1 승압 전압을 비교하는 승압 전압 레벨 검출기; 승압 전압 레벨 검출기의 출력에 응답하여 발진 신호를 출력하는 링 발진기; 링 발진기의 출력에 응답하여 제1 및 제2 클럭 신호들을 발생하는 승압 전압 제어 로직부; 전원 전압을 입력하고, 제1 및 제2 클럭 신호들에 응답하는 제1 및 제2 단위 전하 펌프부들이 다수개 직렬 연결되고, 제1 및 제2 노드 전압들과 제1 승압 전압을 발생하는 전하 펌프부; 그리고 제1 노드 전압 또는 제2 노드 전압을 제2 승압 전압으로 발생하는 전원 스위칭 회로를 포함할 수 있다.

본 발명의 실시예들에 따라, DC-DC 변환기는, 제1 단위 전하 펌프부는 전원 전압을 입력하는 제1 다이오드; 제1 다이오드의 출력을 입력하는 제2 다이오드; 제1 다이오드의 출력과 반전된 제1 클럭 신호 사이에 연결되는 제1 펌핑 커패시터; 그리고 제2 다이오드의 출력과 제1 클럭 신호 사이에 제2 펌핑 커패시터를 포함할 수 있다. 제2 단위 전하 펌프부는 전원 전압을 입력하는 제3 다이오드; 제3 다이오드의 출력을 입력하는 제4 다이오드; 제3 다이오드의 출력과 제2 클럭 신호 사이에 연결되는 제3 펌핑 커패시터; 그리고 제4 다이오드의 출력과 반전된 제2 클럭 신호 사이에 제4 펌핑 커패시터를 포함할 수 있다.

본 발명의 실시예들에 따라, 전원 스위칭 회로는, 제1 승압 전압에 의해 구동되고, 프로그래밍 제어 신호에 응답하여 프로그래밍 전원 선택 신호를 발생하는 프로그래밍 전원 선택 신호 발생부; 제1 승압 전압에 의해 구동되고, 지우기 제어 신호에 응답하여 지우기 전원 선택 신호를 발생하는 지우기 전원 선택 신호 발생부; 프로그래밍 전원 선택 신호에 응답하여 제1 노드 전압을 제2 승압 전압으로 전달하는 제1 스위칭부; 그리고 지우기 전원 선택 신호에 응답하여 제2 노드 전압을 제2 승압 전압으로 전달하는 제2 스위칭부를 포함할 수 있다.

본 발명의 실시예들에 따라, 프로그래밍 전원 선택 신호 발생부는, 프로그래밍 제어 신호가 그 게이트에 연결되고, 접지 전압이 그 소스에 연결되는 제1 엔모스 트랜지스터; 프로그래밍 제어 신호를 입력하는 제1 인버터; 제1 인버터의 출력이 그 게이트에 연결되고, 접지 전압이 그 소스에 연결되는 제2 엔모스 트랜지스터; 제1 승압 전압이 그 소스에 연결되고, 제2 엔모스 트랜지스터의 드레인이 그 게이트에 연결되고, 제1 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제1 피모스 트랜지스터; 제1 승압 전압이 그 소스에 연결되고, 제1 엔모스 트랜지스터의 드레인이 그 게이트에 연결되고, 제2 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터; 그리고 제2 피모스 트랜지스터의 드레인이 그 입력으로 연결되어 프로그래밍 전원 선택 신호를 출력하는 제2 인버터를 포함할 수 있다.

본 발명의 실시예들에 따라, 지우기 전원 선택 신호 발생부는, 지우기 제어 신호가 그 게이트에 연결되고, 접지 전압이 그 소스에 연결되는 제1 엔모스 트랜지스터; 지우기 제어 신호를 입력하는 제1 인버터; 제1 인버터의 출력이 그 게이트에 연결되고, 접지 전압이 그 소스에 연결되는 제2 엔모스 트랜지스터; 제1 승압 전압 이 그 소스에 연결되고, 제2 엔모스 트랜지스터의 드레인이 그 게이트에 연결되고, 제1 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제1 피모스 트랜지스터; 제1 승압 전압이 그 소스에 연결되고, 제1 엔모스 트랜지스터의 드레인이 그 게이트에 연결되고, 제2 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터; 그리고 제2 피모스 트랜지스터의 드레인이 그 입력으로 연결되어 지우기 전원 선택 신호를 출력하는 제2 인버터를 포함할 수 있다.

본 발명의 실시예들에 따라, 제1 스위칭부는, 제1 노드 전압이 그 소스에 연결되고, 프로그래밍 전원 선택 신호가 그 게이트에 연결되고, 제2 승압 전압이 그 드레인에 연결되는 제1 피모스 트랜지스터; 프로그래밍 전원 선택 신호가 그 소스에 연결되고, 제2 승압 전압이 그 게이트에 연결되고, 제1 노드 전압이 드레인에 연결되는 제2 피모스 트랜지스터; 그리고 프로그래밍 전원 선택 신호가 그 소스에 연결되고, 제1 노드 전압이 그 게이트에 연결되고, 제2 승압 전압이 드레인에 연결되는 제3 피모스 트랜지스터를 포함할 수 있다.

본 발명의 실시예들에 따라, 제2 스위칭부는, 제2 노드 전압이 그 소스에 연결되고, 지우기 전원 선택 신호가 그 게이트에 연결되고, 제2 승압 전압이 그 드레인에 연결되는 제1 피모스 트랜지스터; 지우기 전원 선택 신호가 그 소스에 연결되고, 제2 승압 전압이 그 게이트에 연결되고, 제2 노드 전압이 드레인에 연결되는 제2 피모스 트랜지스터; 그리고 지우기 전원 선택 신호가 그 소스에 연결되고, 제2 노드 전압이 그 게이트에 연결되고, 제2 승압 전압이 드레인에 연결되는 제3 피모스 트랜지스터를 포함할 수 있다.

본 발명의 비휘발성 메모리 장치는, 비동기식 EEPROM으로 설계되어 동기식 EEPROM에서 필요로 하는 커맨드 버퍼와 어드레스 버퍼를 제거한다. 또한 분리된 I/O(separate I/O) 방식을 사용하여 공통 I/O(common I/O_ 방식에서 사용된 트라-스테이트 데이터 출력 버퍼를 제거한다. 그리고 저전압(low voltage)의 전원 전압(VDD)에서 EEPROM 셀이 필요로 하는 고전압(high voltage)인 제1 및 제2 승압 전압(VPP, VPPL)을 안정적으로 공급하기 위해, 기존의 PN 접합 다이오드 대신 쇼트키 다이오드를 사용하여 딕슨 전하 펌프를 설계하여, 전하 펌프의 펌핑 단(pumping stage)의 수를 줄여 전하 펌프가 차지하는 면적을 줄인다. 그리고, 딕슨 전하 펌프를 이용하여 제1 승압 전압(VPP)을 만들고, 딕슨 전하 펌프의 임의의 노드 전압을 이용하여 프로그램과 지우기 모드에서 각각 필요로 하는 제1 노드 전압(VPPL_PGM)과 제2 노드 전압(VPPL_ERS)을 선택하는 승압 전압 전원 스위칭 회로를 채용한다. 이에 따라, EEPROM의 프로그램과 지우기 모드에서 필요로 하는 고전압인 제1 및 제2 승압 전압들(VPP, VPPL)을 독립적으로 만들어 주는 경우보다 프로그램 전류를 줄여 저전력 EEPROM를 구현한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 2는 본 발명의 일실시예에 따른 EEPROM을 설명하는 블락 다이어그램이다. 도 2를 참조하면, EEPROM(20)은, 예컨대 128 로우 x 8 칼럼의 EEPROM 셀 어레이(21), 로우 디코더(22), 동작 모드에 따라 제어 신호들을 발생시키는 제어 로직부(23), 입력 데이터를 셀에 구동하고 셀로부터 데이터를 감지하여 읽어내는 비트라인 감지 증폭기 및 기입 드라이버(24), 그리고 EEPROM의 쓰기 기능을 수행하기 위해 필요한 고전압들을 공급해주기 위한 DC-DC 변환기(25)를 포함한다.

EEPROM(20)의 인터페이스 신호는 크게 제어 신호, 어드레스 신호, 입력 데이터, 그리고 출력 데이터가 있다. 제어 신호들에는 CE(Chip Enable), ERASE, PROGRAM, READ, RSTb(Reset) 신호가 있다. 어드레스 신호는 ADD[6:0]의 7 비트 어드레스에 의해 128 바이트(Byte) 중의 한 바이트가 선택되며, Separate I/O로 DIN[7:0]과 DOUT[7:0]이 분리되어 있다. 동작 모드에는 지우기(erase) 모드, 프로그램(program) 모드, 읽기(read) 모드, 리셋(reset) 모드 및 대기(stand_by) 모드가 있으며, 제어 신호들에 따라 동작 모드가 결정된다. 일반적으로 쓰기 모드는 지우기와 프로그램 모드를 포함한다. 읽기 모드와 쓰기 모드는 클럭 신호의 상승 에지에 동기되어 동작된다.

EEPROM 셀 어레이(21)에 사용된 셀은 0.88 x 1.135㎛2의 플래쉬 EEPROM 셀들이 배열되고, 지우기 모드 및 프로그램 모드시 FN 터널링(Fowler-Nordheim tunneling) 방식을 이용한다.

도 3 및 도 4는 EEPROM의 동작 타이밍 다이어그램을 설명하는 도면이다. 도 3은 도 2의 EEPROM(20)의 쓰기 모드 타이밍 다이어그램으로, 먼저 지우기 구간에서 1 바이트 셀을 지운 뒤 기입할 데이터를 프로그램한다. 도 4는 EEPROM(20) 읽기 모드 타이밍 다이어그램으로, 읽기 명령(read command)이 인가된 후, 그 다음 클럭(CLK)의 상승 에지에서 데이터를 독출한다.

한편, 동기식 EEPROM의 경우, 클럭 신호(CLK)의 상승 에지에 들어오는 제어신호를 래치하는 커맨드 버퍼와 커맨드를 디코딩하는 제어 상태 머신(control state machine)이 필요하다. 이에 반해, 비동기식 EEPROM은 이러한 회로들이 필요 없다. 그리고 동기식 EEPROM은 각각의 동작 모드 동안만 유효 어드레스(valid address)를 유지하도록 포지티브-에지 트리거 D 플립플롭(positive-edge triggered D F/F)을 사용하는 어드레스 버퍼(Address buffer)를 두고 있다. 반면 비동기식 EEPROM은 동작 모드가 바뀌기 전까지 어드레스(Address)를 유지하므로 어드레스 버퍼(address buffer)를 제거한다.

도 5는 비동기식 EEPROM의 쓰기 타이밍 다이어그램을 설명하는 도면이다. 도 5를 참조하면, 먼저 지우기 구간에서 프로그램할 어드레스의 1 바이트 셀의 데이터를 지운 뒤, 프로그램할 데이터를 기입한다. 지우기 동작은 기입할 어드레스를 먼저 인가한 뒤 제어 신호들(CE, ERASE)을 로직 하이로 활성화(activation)시키고, 선택되는 어드레스의 1 바이트 셀의 데이터를 지운다. 지우기 후의 프로그램 동작은 어드레스와 입력 데이터를 먼저 인가한 상태에서 제어 신호들(CE, PROGRAM)이 로직 하이로 활성화(activation)시키고, 선택되는 어드레스의 1 바이트 셀에 입력 데이터를 기입한다.

도 6은 비동기식 EEPROM의 읽기 타이밍 다이어그램을 설명하는 도면이다. 도 6을 참조하면, 읽어낼 어드레스를 먼저 인가한 후 제어 신호들(CE, READ)을 로직 하이로 활성화(activation)시키면, 선택된 셀의 바이트 데이터가 억세스 시간(tACC)이 지난 후 데이터 출력 포트(DOUT)로 나온다. 이 때, 제어 신호들(ERASE, PROGRAM)은 모두 로직 로우를 유지해야 되며, 데이터 입력(DIN)은 돈-캐어(don't care) 상태이다.

도 2에서, EEPROM(20)은 데이터 입력 포트(DIN)와 데이터 출력 포트(DOUT)를 나누어 사용하는 분리된 I/O(Separate I/O) 방식을 사용한다. 이에 따라, 트라이-스테이트 데이터 출력 버퍼(tri-state Data Output Buffer)를 제거할 수 있으므로 레이아웃 면적을 줄일 수 있다.

도 7은 도 2의 비트라인 감지 증폭기를 설명하는 회로 다이어그램이다. 도 7을 참조하면, 비트라인 감지 증폭기(24)는 프리차아지 신호(PRECHARGE)를 입력하는 제1 인버터(71), 제1 인버터(71)의 출력에 응답하여 데이터 라인(DLINE)을 전원 전압(VDD) 레벨로 프리차아지시키는 제1 피모스 트랜지스터(72), 데이터 라인 로드 신호(DLINE_LOADb)에 응답하여 데이터 라인(DLINE)을 전원 전압(VDD) 레벨로 구동하는 제2 피모스 트랜지스터(73), 센싱 인에이블 신호(SAENb)에 응답하여 데이터 라인(DLINE)의 데이터를 반전시키는 클럭드 인버터(74), 그리고 클럭드 인버터(74) 출력을 래치하여 데이터 출력 포트(DOUT)로 출력하는 래치(80)를 포함한다. 비트라인 감지 증폭기(24)의 출력이 데이터 출력 포트(DOUT)가 된다.

클럭드 인버터(74)는, 센싱 인에이블 신호(SAENb)를 입력하는 제2 인버터(75)와, 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결되는 제3 및 제4 피모스트랜지스터들(76, 77) 및 제1 및 제2 엔모스 트랜지스터들(78, 79)을 포함한다. 제3 피모스 트랜지스터(76)와 제2 엔모스 트랜지스터(79)의 게이트들은 데이터 라인(DLINE)에 연결되고, 제4 피모스 트랜지스터(77)의 게이트는 센싱 인에이블 신호(SAENb)에 연결되고, 제2 엔모스 트랜지스터(79)의 게이트는 제2 인버터(75)의 출력에 연결된다.

EEPROM(20, 도 2)의 동작 모드에 따른 EEPROM 셀의 바이어스(bias) 전압 레벨은 표 1과 같다. 프로그램 모드에서는 VPP와 VPPL 전압은 각각 16V, 10V(=VPP-6V)이며, 지우기 모드에서는 VPP와 VPPL 전압은 각각 14V, 11V(=VPP-3V)의 전압이다.

	Program	Erase	Read	Stand-by
	Cell	Cell	Cell	All
	Control gate	16V	0V	1.8V	0V
Bit-Line	0V/10V	14V/11V	1.8V	Floating
Source-Line	Floating	Floating	0V	0V
HV-Pwell	0V	14V	0V	0V
Deep-Nwell	1.8V	14V	1.8V	1.8V

도 8은 도 2의 DC-DC 변환기를 설명하는 블락 다이어그램이다. 도 8을 참조하면, DC-DC 변환기(25)는 쓰기 모드에서 딕슨 전하 펌프(Dickson Charge Pump)를 사용하여 고전압을 생성한다. DC-DC 변환기(25)는 밴드갭 기준 전압 발생기(81), 승압 전압(VPP) 레벨 검출기(82), 링 발진기(83), 승압 전압(VPP) 제어 로직부(84), 전하 펌프부(85), 그리고 제2 승압 전압(VPPL) 전원 스위칭 회로(86)을 포함한다. 제1 승압 전압(VPP)은 제1 승압 전압(VPP) 레벨 검출기(82)와 전하 펌프부(85)로 제공된다. 제1 승압 전압(VPP)과 제2 승압 전압(VPPL) 각각은 커패시터들(87, 88)에 충전되어진다.

제1 승압 전압(VPP)이 목표 전압(target voltage)보다 낮은 경우는, 승압 전압(VPP) 레벨 검출기(82)의 출력 신호(VPP_EN)가 로직 하이가 되어, 링 발진기(83)를 발진(oscillation)시키고, 전하 펌프부(85)에 의해 양전하(positive charge)가 제1 승압 전압(VPP) 노드로 펌핑 되어, 제1 승압 전압(VPP)은 올라가게 된다. 제1 승압 전압(VPP)이 목표 전압 이상이 되면, 승압 전압(VPP) 레벨 검출기(82)의 출력 신호(VPP_EN)가 로직 로우가 되어, 펌핑이 멈추는 부궤환(negative feedback) 방식을 사용하여 제1 승압 전압(VPP)은 목표 전압을 유지한다. 제1 승압 전압(VPP) 레벨 검출기 회로(82)는 13개의 고전압용 엔모스(NMOS) 다이오드를 직렬로 연결한 전압 분배기(voltage divider)를 이용하여 분배전압인 VPP/13과 기준 전압(VREF)을 비교하여 펌프를 제어한다. 그러므로 기준 전압(VREF)은 표 2에서 보는 바와 같이 프로그램 모드에서 1.231V, Erase 모드에서 1.077V의 전압을 필요로 한다.

	Program [V]	Erase [V]	Read [V]	Stand-by [V]
VREF	1.231	1.077	0	0
VPP	16	14	1.8	1.8
VPPL	10	11	1.8	1.8

도 9는 도 8의 전하 펌프부(85)를 설명하는 도면이다. 도 9를 참조하면, 전하 펌프부(85)는 Dickson 전하 펌프 회로로 구성되고, 전원 전압(VDD)을 입력하는 직렬 연결된 다수개의 다이오드들과 각 다이오드들의 출력들과 클럭 신호들(CLK0, CLK0b, CLK1, CLK1b) 사이에 각각 연결되는 펌핑 커패시터들을 포함한다.

전하 펌프부(85)는 제1 및 제2 다이오드들(91, 92)과 제1 및 제2 펌핑 커패시터들(93, 94)이 하나의 단위 전하 펌프부(95)를 구성하고, 단위 전하 펌프부(95)가 직렬로 다수개 연결된다. 제1 다이오드(91)는 전원 전압(VDD)을 입력하고, 제2 다이오드(92)는 제1 다이오드(91)의 출력을 입력한다. 제1 다이오드(91)의 출력과 반전된 제1 클럭 신호(CLK0b) 사이에 제1 펌핑 커패시터(93)가 연결되고, 제2 다이오드(92)의 출력과 제1 클럭 신호(CLK0) 사이에 제2 펌핑 커패시터(94)가 연결된다. 직렬 연결된 단위 전하 펌프부(95)로 구성되는 제1 경로(90)의 출력은 VPP 전압이 된다.

전하 펌프부(85)는, 제1 경로(90)와 마찬가지로, 전원 전압(VDD)을 입력하고, 단위 전하 펌프부(95)가 다수개 직렬 연결되고, 그 출력이 VPP 전압이 되는 제2 경로(100)를 더 포함할 수 있다. 다만, 제2 경로(100)는 펌핑 커패시터들의 다른 일단이 제2 클럭 신호(CLK1)와 반전된 제2 클럭 신호(CLK1b)에 연결된다는 점에서 차이가 있다.

전하 펌프부(85)의 펌핑 캐패시터는 MIM(Metal-Insulator-Metal)을 사용한다.전하 펌프부(85)는, 저전압에서 펌핑 단의 수를 줄여 면적을 줄이기 위해, PN 접합 다이오드 대신에 다이오드의 컷-인(Cut-In) 전압이 낮은 N-타입의 쇼트키 다이오드를 사용한다.

도 10은 전하 펌프부(85)에 사용된 쇼트키 다이오드의 단면도이다. 도 10을 참조하면, 애노드(Anode)는 금속성 재료인 CoSi2에 연결되며, 캐소드(Cathode)는 고전압 N-웰(High-voltage N-well)에 연결되어 N-타입 쇼트키 다이오드로 동작된다.

표 2에 도시된 바와 같이, 프로그램 모드에서는 제2 승압 전압(VPPL)이 VPP-6V, 지우기 모드에서는 제2 승압 전압(VPPL)이 VPP-3V의 전압을 사용한다. 동작 모드별 VPPL을 구현하기 위해, 도 9의 전하 펌프부(85)의 임의의 제1 노드 전압(VPPL_PGM(=VPP-6V))과 제2 노드 전압(VPPL_ERS(=VPP-3V)) 전압을 이용하여 제2 승압 전압(VPPL)에 공급되도록 하는 전원 스위칭 회로가 사용된다.

도 11은 도 8의 전원 스위칭 회로를 설명하는 회로 다이어그램이다. 도 11을 참조하면, 전원 스위칭 회로(86)는 제어 신호들(PROGRAM, ERASE)에 응답하여 제1 노드 전압(VPPL_PGM)과 제2 노드 전압(VPPL_ERS)으로부터 제2 승압 전압(VPPL)을 발생한다. 전원 스위칭 회로(86)는 프로그래밍 전원 선택 신호 발생부(110), 지우기 전원 선택 신호 발생부(120), 제1 스위칭부(130) 그리고 제2 스위칭부(140)를 포함한다.

프로그래밍 전원 선택 신호 발생부(110)는, 프로그래밍 제어 신호(PROGRAM)가 그 게이트에 연결되고 접지 전압(VSS)이 그 소스에 연결되는 제1 엔모스 트랜지스터(111), 프로그래밍 제어 신호(PROGRAM)를 입력하는 제1 인버터(112), 제1 인버터(112)의 출력이 그 게이트에 연결되고 접지 전압(VSS)이 그 소스에 연결되는 제2 엔모스 트랜지스터(113), 제1 승압 전압(VPP)이 그 소스에 연결되고 제2 엔모스 트랜지스터(113)의 드레인이 그 게이트에 연결되고 제1 엔모스 트랜지스터(111)의 드레인이 그 드레인에 연결되는 제1 피모스 트랜지스터(114), 제1 승압 전압(VPP)이 그 소스에 연결되고 제1 엔모스 트랜지스터(111)의 드레인이 그 게이트에 연결되고 제2 엔모스 트랜지스터(113)의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터(115), 그리고, 제2 피모스 트랜지스터(115)의 드레인이 그 입력으로 연결되어 프로그래밍 전원 선택 신호(PGM)를 출력하는 제2 인버터(116)를 포함한다.

지우기 전원 선택 신호 발생부(120)는, 지우기 제어 신호(ERASE)가 그 게이트에 연결되고 접지 전압(VSS)이 그 소스에 연결되는 제1 엔모스 트랜지스터(121), 지우기 제어 신호(ERASE)를 입력하는 제1 인버터(122), 제1 인버터(122)의 출력이 그 게이트에 연결되고 접지 전압(VSS)이 그 소스에 연결되는 제2 엔모스 트랜지스터(123), 제1 승압 전압(VPP)이 그 소스에 연결되고 제2 엔모스 트랜지스터(123)의 드레인이 그 게이트에 연결되고 제1 엔모스 트랜지스터(121)의 드레인이 그 드레인에 연결되는 제1 피모스 트랜지스터(124), 제1 승압 전압(VPP)이 그 소스에 연결되고 제1 엔모스 트랜지스터(121)의 드레인이 그 게이트에 연결되고 제2 엔모스 트랜지스터(123)의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터(125), 그리고 제2 피모스 트랜지스터(125)의 드레인이 그 입력으로 연결되어 지우기 전원 선택 신호(ERS)를 출력하는 제2 인버터(126)를 포함한다.

제1 스위칭부(130)는, 제1 노드 전압(VPPL_PGM)이 그 소스에 연결되고 프로그래밍 전원 선택 신호(PGM)가 그 게이트에 연결되고 제2 승압 전압(VPPL)이 그 드레인에 연결되는 제1 피모스 트랜지스터(131), 프로그래밍 전원 선택 신호(PGM)가 그 소스에 연결되고 제1 노드 전압(VPPL_PGM)이 그 게이트에 연결되고 제2 승압 전압(VPPL)이 드레인에 연결되는 제2 피모스 트랜지스터(132), 그리고 프로그래밍 전원 선택 신호(PGM)가 그 소스에 연결되고 제1 노드 전압(VPPL_PGM)이 그 게이트에 연결되고 제2 승압 전압(VPPL)이 드레인에 연결되는 제3 피모스 트랜지스터(133)를 포함한다.

제2 스위칭부(140)는, 제2 노드 전압(VPPL_ERS)이 그 소스에 연결되고 지우기 전원 선택 신호(ERS)가 그 게이트에 연결되고 제2 승압 전압(VPPL)이 그 드레인에 연결되는 제1 피모스 트랜지스터(141), 지우기 전원 선택 신호(ERS)가 그 소스에 연결되고 제2 승압 전압(VPPL)이 그 게이트에 연결되고 제2 노드 전압(VPPL_ERS)이 드레인에 연결되는 제2 피모스 트랜지스터(142), 그리고 지우기 전원 선택 신호(ERS)가 그 소스에 연결되고 제2 노드 전압(VPPL_ERS)이 그 게이트에 연결되고 제2 승압 전압(VPPL)이 드레인에 연결되는 제3 피모스 트랜지스터(143)를 포함한다.

도 12는 EEPROM(20, 도 2)의 읽기 모드에서, 제어 로직부(23, 도 2)에서 발생되는 제어 신호들의 타이밍 다이어그램을 보여주는 도면이다. 도 12를 참조하면, 읽기 명령어가 들어오면 프리차아지(PRECHARGE) 신호에 의해 데이터 라인(DLINE)과 비트라인(BL)은 전원 전압(VDD)으로 프리차지 된다. 비트라인(BL)이 프리차지 된 후 워드라인(WL)이 활성화되면서 비트라인(BL)에 데이터가 전달되면, 센싱 인에이블 신호(SAENb) 신호에 의해 데이터 라인(DLINE)의 데이터가 비트라인 감지 증폭기 통해 데이터 출력 포트(DOUT)으로 나가게 된다. 모의실험 결과 tACC(Read access time)은 VDD가 1.62V, 온도 50℃일 때 81㎱임을 알 수 있다.

도 13은 EEPROM(20, 도 2)의 프로그램 모드와 지우기 모드에서의 제1 승압 전압(VPP)과 제2 승압 전압(VPPL)을 보여주는 도면이다. 도 13을 참조하면, 모의실험 결과 프로그램 모드에서의 제1 승압 전압(VPP)는 16V이며, 제2 승압 전압(VPPL_은 VPP-6V인 10V임을 확인하였고, 지우기 모드에서의 제1 승압 전압(VPP)는 14V 이며, 제2 승압 전압(VPPL)은 VPP-3V인 11V가 출력됨을 확인할 수 있다.

	FF model VDD = 1.98 V Temp = -40℃	TT model VDD = 1.8V Temp = 25℃	SS model VDD = 1.62V Temp = 50℃
READ	9.9 ㎂	8.0 ㎂	7.3 ㎂
ERASE	27.9 ㎂	25.5 ㎂	23.6 ㎂
PROGRAM	31.4 ㎂	28.4 ㎂	25.7 ㎂

표 3은 각각의 모의실험 조건에 따른 프로그램 모드, 지우기 모드, 읽기 모드의 전류 소모량을 나타내고 있다. 각각의 모의실험 조건에서 model은 NMOS와 PMOS의 wafer 특성을 나타낸다. FF, TT, SS는 각각 Fast, Typical, Slow model을 나타낸다. Typical 조건에서 읽기 모드, 지우기 모드 그리고 프로그램 모드 각각의 전류 소모량은 각각 8.0㎂, 25.5㎂, 28.4㎂ 이다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

도 1은 수동형 UHF RFID 태그를 설명하는 도면이다.

도 2는 본 발명의 일실시예에 따른 EEPROM을 설명하는 블락 다이어그램이다.

도 3 및 도 4는 동기식 EEPROM의 동작 타이밍 다이어그램을 설명하는 도면이다.

도 5는 비동기식 EEPROM의 쓰기 타이밍 다이어그램을 설명하는 도면이다.

도 6은 비동기식 EEPROM의 읽기 타이밍 다이어그램을 설명하는 도면이다.

도 7은 도 2의 비트라인 감지 증폭기를 설명하는 회로 다이어그램이다.

도 8은 도 2의 DC-DC 변환기를 설명하는 블락 다이어그램이다.

도 9는 도 8의 전하 펌프부를 설명하는 도면이다.

도 10은 도 9의 전하 펌프부에 사용된 쇼트키 다이오드의 단면도이다.

도 11은 도 8의 전원 스위칭 회로를 설명하는 회로 다이어그램이다.

도 12는 도 2의 EEPROM의 읽기 모드에서 제어 로직부에서 발생되는 제어 신호들의 타이밍 다이어그램을 보여주는 도면이다.

도 13은 도 2의 EEPROM의 프로그램 모드와 지우기 모드에서의 제1 승압 전압과 제2 승압 전압을 보여주는 도면이다.

Claims

행들 및 열들로 복수개의 비휘발성 메모리 셀들이 배열되는 메모리 셀 어레이;

상기 비휘발성 메모리 셀로 기입할 데이터를 수신하는 데이터 입력 포트;

상기 비휘발성 메모리 셀의 데이터를 감지하여 데이터 출력 포트로 출력하는 비트라인 감지 증폭기; 및

상기 비휘발성 메모리 셀로 상기 기입 데이터를 프로그래밍하기 위한 제1 및 제2 승압 전압들을 발생하되, 직렬 연결되는 다수개의 쇼트키 다이오드과 펌핑 다이오드들로 구성되는 딕슨 전하 펌프 회로를 이용하여 상기 제1 및 제2 승압 전압들을 발생하는 DC-DC 변환기를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치.
제1항에 있어서, 상기 비트라인 감지 증폭기는

프리차아지 신호를 입력하는 제1 인버터;

상기 제1 인버터의 출력에 응답하여 상기 비휘발성 메모리 셀의 데이터가 전달되는 데이터 라인을 전원 전압 레벨로 프리차아지시키는 제1 피모스 트랜지스터;

데이터 라인 로드 신호에 응답하여 상기 데이터 라인을 상기 전원 전압 레벨로 구동하는 제2 피모스 트랜지스터;

센싱 인에이블 신호에 응답하여 상기 데이터 라인의 데이터를 반전시키는 클 럭드 인버터; 및

상기 클럭드 인버터의 출력을 래치하여 상기 데이터 출력 포트로 출력하는 래치를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치.
제2항에 있어서, 상기 클럭드 인버터는

상기 센싱 인에이블 신호를 입력하는 제2 인버터;

상기 전원 전압이 그 소스에 연결되고, 상기 데이터 라인이 그 게이트에 연결되는 제3 피모스 트랜지스터;

상기 제3 인버터의 드레인이 그 소스에 연결되고, 상기 센싱 인에이블 신호가 그 게이트에 연결되고, 그 드레인이 상기 클럭드 인버터의 출력이 되는 제4 피모스 트랜지스터;

상기 제2 인버터의 출력이 그 게이트에 연결되고, 상기 제4 피모스 트랜지스터의 드레인이 그 드레인에 연결되는 제1 엔모스 트랜지스터; 및

접지 전압이 그 소스에 연결되고, 상기 데이터 라인이 그 게이트에 연결되고, 상기 제1 엔모스 트랜지스터의 소스가 그 드레인에 연결되는 제2 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치.
제1항에 있어서, DC-DC 변환기는

기준 전압을 발생하는 밴드갭 기준 전압 발생기;

상기 기준 전압과 상기 제1 승압 전압을 비교하는 승압 전압 레벨 검출기;

상기 승압 전압 레벨 검출기의 출력에 응답하여 발진 신호를 출력하는 링 발진기

상기 링 발진기의 출력에 응답하여 제1 및 제2 클럭 신호들을 발생하는 승압 전압 제어 로직부;

전원 전압을 입력하고, 상기 제1 및 제2 클럭 신호들에 응답하는 제1 및 제2 단위 전하 펌프부들이 다수개 직렬 연결되고, 제1 및 제2 노드 전압들과 상기 제1 승압 전압을 발생하는 전하 펌프부; 및

상기 제1 노드 전압 또는 상기 제2 노드 전압을 상기 제2 승압 전압으로 발생하는 전원 스위칭 회로를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치.
제4항에 있어서, 상기 제1 단위 전하 펌프부는

상기 전원 전압을 입력하는 제1 다이오드;

상기 제1 다이오드의 출력을 입력하는 제2 다이오드;

상기 제1 다이오드의 출력과 반전된 상기 제1 클럭 신호 사이에 연결되는 제1 펌핑 커패시터; 및

상기 제2 다이오드의 출력과 상기 제1 클럭 신호 사이에 제2 펌핑 커패시터를 구비하고,

상기 제2 단위 전하 펌프부는

상기 전원 전압을 입력하는 제3 다이오드;

상기 제3 다이오드의 출력을 입력하는 제4 다이오드;

상기 제3 다이오드의 출력과 상기 제2 클럭 신호 사이에 연결되는 제3 펌핑 커패시터; 및

상기 제4 다이오드의 출력과 반전된 상기 제2 클럭 신호 사이에 제4 펌핑 커패시터를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치.
제4항에 있어서, 상기 전원 스위칭 회로는

상기 제1 승압 전압에 의해 구동되고, 프로그래밍 제어 신호에 응답하여 프로그래밍 전원 선택 신호를 발생하는 프로그래밍 전원 선택 신호 발생부;

상기 제1 승압 전압에 의해 구동되고, 지우기 제어 신호에 응답하여 지우기 전원 선택 신호를 발생하는 지우기 전원 선택 신호 발생부;

상기 프로그래밍 전원 선택 신호에 응답하여 상기 제1 노드 전압을 상기 제2 승압 전압으로 전달하는 제1 스위칭부; 및

상기 지우기 전원 선택 신호에 응답하여 상기 제2 노드 전압을 상기 제2 승압 전압으로 전달하는 제2 스위칭부를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치.
제6항에 있어서, 상기 프로그래밍 전원 선택 신호 발생부는

상기 프로그래밍 제어 신호가 그 게이트에 연결되고, 접지 전압이 그 소스에 연결되는 제1 엔모스 트랜지스터;

상기 프로그래밍 제어 신호를 입력하는 제1 인버터;

상기 제1 인버터의 출력이 그 게이트에 연결되고, 상기 접지 전압이 그 소스에 연결되는 제2 엔모스 트랜지스터;

상기 제1 승압 전압이 그 소스에 연결되고, 상기 제2 엔모스 트랜지스터의 드레인이 그 게이트에 연결되고, 상기 제1 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제1 피모스 트랜지스터;

상기 제1 승압 전압이 그 소스에 연결되고, 상기 제1 엔모스 트랜지스터의 드레인이 그 게이트에 연결되고, 상기 제2 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터; 및

상기 제2 피모스 트랜지스터의 드레인이 그 입력으로 연결되어 상기 프로그래밍 전원 선택 신호를 출력하는 제2 인버터를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치.
제6항에 있어서, 상기 지우기 전원 선택 신호 발생부는

상기 지우기 제어 신호가 그 게이트에 연결되고, 접지 전압이 그 소스에 연결되는 제1 엔모스 트랜지스터;

상기 지우기 제어 신호를 입력하는 제1 인버터;

상기 제1 인버터의 출력이 그 게이트에 연결되고, 상기 접지 전압이 그 소스에 연결되는 제2 엔모스 트랜지스터;

상기 제1 승압 전압이 그 소스에 연결되고, 상기 제2 엔모스 트랜지스터의 드레인이 그 게이트에 연결되고, 상기 제1 엔모스 트랜지스터의 드레인이 그 드레 인에 연결되는 제1 피모스 트랜지스터;

상기 제1 승압 전압이 그 소스에 연결되고, 상기 제1 엔모스 트랜지스터의 드레인이 그 게이트에 연결되고, 상기 제2 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터; 및

상기 제2 피모스 트랜지스터의 드레인이 그 입력으로 연결되어 상기 지우기 전원 선택 신호를 출력하는 제2 인버터를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치.
제6항에 있어서, 상기 제1 스위칭부는

상기 제1 노드 전압이 그 소스에 연결되고, 상기 프로그래밍 전원 선택 신호가 그 게이트에 연결되고, 상기 제2 승압 전압이 그 드레인에 연결되는 제1 피모스 트랜지스터;

상기 프로그래밍 전원 선택 신호가 그 소스에 연결되고, 상기 제2 승압 전압이 그 게이트에 연결되고, 상기 제1 노드 전압이 드레인에 연결되는 제2 피모스 트랜지스터; 및

상기 프로그래밍 전원 선택 신호가 그 소스에 연결되고, 상기 제1 노드 전압이 그 게이트에 연결되고, 상기 제2 승압 전압이 드레인에 연결되는 제3 피모스 트랜지스터를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치.
제6항에 있어서, 상기 제2 스위칭부는

상기 제2 노드 전압이 그 소스에 연결되고, 상기 지우기 전원 선택 신호가 그 게이트에 연결되고, 상기 제2 승압 전압이 그 드레인에 연결되는 제1 피모스 트랜지스터;

상기 지우기 전원 선택 신호가 그 소스에 연결되고, 상기 제2 승압 전압이 그 게이트에 연결되고, 상기 제2 노드 전압이 드레인에 연결되는 제2 피모스 트랜지스터; 및

상기 지우기 전원 선택 신호가 그 소스에 연결되고, 상기 제2 노드 전압이 그 게이트에 연결되고, 상기 제2 승압 전압이 드레인에 연결되는 제3 피모스 트랜지스터를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치.