KR100663289B1 - 액정표시장치의 박막트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 3-마스크공정을 통해 비교적 구조가 간단하고 백채널손상(Back channel damage)이 배제되면서 안정적이고 우수한 전기적 특성을 갖는 액정표시장치의 박막트랜지스터 제조방법을 개시한다. 개시된 본 발명의 일예에 따른 방법은, 글래스기판 상에 화소ITO막, 소오스/드레인금속층 및 n+ a-Si층을 순서대로 증착하고, 상기 n+ a-Si층과 소오스/드레인금속층 및 화소ITO막을 식각하여 화소전극, 소오스/드레인을 정의하는 제 1마스크공정; 상기 제 1마스크 공정의 결과로 얻어진 구조 상에 a-Si층과 게이트절연층 및 게이트금속층을 순서대로 증착하고, 상기 게이트금속층과 게이트절연층 및 a-Si층을 식각하여 게이트전극 및 활성층을 정의하는 제 2마스크공정; 및 상기 제 2마스크공정의 결과로 얻어진 구조 상에 보호층을 증착하고 스토리지 및 공통전극을 형성하는 제 3마스크공정;을 포함하는 것을 특징으로 한다.
Description
도 1a 내지 도 1c는 본 발명의 일예에 따른 액정표시장치의 박막트랜지스터 제조방법의 제 1공정을 설명하는 도면,
도 2a 내지 도 2c는 본 발명에 따른 액정표시장치의 박막트랜지스터 제조방법의 제 2공정을 설명하는 도면,
도 3a 내지 도 3c는 본 발명에 따른 액정표시장치의 박막트랜지스터 제조방법의 제 3공정을 설명하는 도면,
도 4a와 도 4b는 본 발명에 따른 액정표시장치의 박막트랜지스터 제조방법에서 게이트패드부와 데이터패드부의 형상을 설명하는 도면,
도 5는 본 발명의 다른 예에 따른 액정표시장치의 박막트랜지스터 제조방법을 설명하는 도면이다.
*도면의 주요부분에 대한 부호의 설명*
10: 글래스기판, 12a: 화소전극,
14a: 소오스/드레인 20: 게이트절연층,
24: 보호층, 26: 스토리지 및 공통전극,
30: 차광막.
본 발명은 액정표시장치의 박막트랜지스터 제조방법에 관한 것으로, 보다 상세하게는 비교적 구조가 간단하고 백채널손상(Back channel damage)이 배제되면서 안정적이고 우수한 전기적 특성을 갖는 상부-게이트형 구조를 갖도록 3-마스크공정을 적용한 액정표시장치의 박막트랜지스터 제조방법에 관한 것이다.
현재, 평판형 디스플레이로서 주목되는 액정표시장치는 해당하는 화소의 구동을 위한 TFT(Thin Film Transistor; 박막트랜지스터)가 어레이형태로 형성되는 제 1기판과, R/G/B컬러화소가 형성된 컬러필터기판으로서의 제 2기판 및, 그 제 1 및 제 2기판의 사이에 주입되어 상기 TFT어레이중 대응하는 TFT소자에 인가되는 그래픽데이터신호에 따라 액정의 배열방향이 변화되어 광의 투과/차단을 실행하는 액정셀로 이루어지게 된다.
그러한 TFT소자를 형성하기 위한 예시적인 공정에 따르면, 제 1기판으로서의 글래스기판상에 게이트금속층을 적층하고나서 게이트전극의 패턴을 갖는 게이트마스크를 적용하여 에칭해서 게이트전극을 형성하는 게이트마스크공정과, 그 게이트전극상에 절연층을 형성하고나서 활성층(Active layer)을 형성하기 위한 층을 형성하고 액티브마스크를 적용하여 에칭해서 활성층을 형성하는 액티브마스크공정, 그 활성층이 형성된 구조상에 소오스/드레인금속층을 형성하고나서 소오스/드레인마스크를 사용하여 그 소오스/드레인금속층을 에칭해서 소오스/드레인전극을 형성하는 소오스/드레인마스크공정, 소오스/드레인을 포함한 글래스기판 전체의 구조상에 보호층(Passivation layer)를 형성하고나서 그 보호층에 관통공(Via hole)을 형성하기 위한 관통공형성마스크공정, 및, 화소전극을 형성하기 위한 화소ITO(Indium Tin Oxide)막을 적층하고 화소ITO마스크를 사용하여 그 화소ITO막을 패터닝하는 화소ITO마스크공정을 통해 제조된다.
여기서, 상기한 5-마스크공정에 의해 TFT소자를 제조하는 경우에는 제조원가의 상승과 공정의 복잡성에 의해 수율의 저하가 초래될 가능성이 상당히 높은 실정임을 고려하여, 최근에는 TFT소자(또는 TFT어레이)의 제조공정을 단축시키기 위한 노력이 이루어지는 상황이다.
그러나, 마스크공정의 수를 줄이기 위해 통상적인 방법을 적용하는 경우에는 건식에칭 또는 습식에칭시 바람직스럽지 않게 하부층의 악영향(Attack)이 초래되어 백채널에칭(Back Channel Etch; BCE) 형식으로는 3-마스크로의 공정단축이 불가능하게 된다.
더구나, 백채널손상이 심해 마스크공정의 단축과 동시에 발생되는 누설전류 등의 저하된 전기적 특성을 나타내게 된다는 불리함이 상정된다.
따라서, 본 발명은 상기한 종래 기술을 감안하여 이루어진 것으로, TFT소자의 제작공정에서 그 TFT소자를 형성하는 각 층의 건식 및 습식에칭의 선택도(Selectivity)를 최대한 활용하여 3-마스크공정을 통해 비교적 구조가 간단하면서 백채널손상이 배제되어 안정적이면서 양호한 전기적 특성을 갖는 액정표시 장치의 박막트랜지스터 제조방법을 제공함에 그 목적이 있다.
상기한 목적을 달성하기 위해, 본 발명의 바람직한 실시예에 따르면, 글래스기판 상에 화소ITO막, 소오스/드레인금속층 및 n+ a-Si층을 순서대로 증착하고, 상기 n+ a-Si층과 소오스/드레인금속층 및 화소ITO막을 식각하여 화소전극, 소오스/드레인을 정의하는 제 1마스크공정; 상기 제 1마스크 공정의 결과로 얻어진 구조 상에 a-Si층과 게이트절연층 및 게이트금속층을 순서대로 증착하고, 상기 게이트금속층과 게이트절연층 및 a-Si층을 식각하여 게이트전극 및 액티브 a-Si층을 정의하는 제 2마스크공정; 및 상기 제 2마스크공정의 결과로 얻어진 구조 상에 보호층을 증착하고 스토리지 및 공통전극을 형성하는 제 3마스크공정;을 포함하는 액정표시장치의 박막트랜지스터 제조방법이 제공된다.
본 발명에 따르면, 상기 제 1마스크공정에서 상기 소오스/드레인은 MoW로 형성되고, 상기 n+ a-Si층 및 소오스/드레인은 1-스텝 건식에칭에 의해 정의되며, 그 건식에칭에는 SF6계 개스가 사용된다.
또, 상기 화소전극은 상기 소오스/드레인의 하부에 용장성을 갖도록 형성된다.
상기 제 2마스크공정에서 상기 액티브 a-Si층과 게이트전극은 동시에 정의되고, 그 경우 상기 게이트전극은 MoW로 형성되고, 상기 액티브 a-Si층과 상기 게이트전극은 SF6소오스 개스로 건식에칭에 의해 동시에 정의된다.
바람직하게, 상기 게이트전극은 MoW로 형성되고, 상기 소오스/드레인은 AlNd로 형성되며, 상기 게이트금속층과 게이트절연층, a-Si층 및 n+ a-Si층이 동시에 SF6계 개스로 건식에칭된다.
상기 게이트전극은 AlNd로 형성되고, 상기 소오스/드레인은 MoW로 형성되며, 상기 게이트금속층과 게이트절연층, a-Si층, n+ a-Si층은 H3PO4/CH3COOH/HNO3, BOE계 에칭제에 의해 2-스텝 습식에칭된다.
상기 제 3마스크공정에서 상기 소오스/드레인이 MoW로 형성되고, SF6개스를 소오스개스로 하여 건식에칭으로 패드부의 보호층과 화소부의 보호층 및 소오스/드레인을 동시에 1-스텝 에칭하게 된다.
또한, 본 발명의 방법은, 차광막을 형성하기 위한 마스크공정을 더 포함한다.
삭제
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명에 따르면, TFT소자의 제작공정시 소오스/드레인을 포함한 데이터라인과 게이트라인은 에칭의 형태, 즉, 건식에칭 또는 습식에칭이나 그 에칭시에 적용되는 소오스개스(Source gas; 건식 에칭시) 또는 에칭제(습식 에칭시)에 따라 그 전극재료가 결정될 수 있으며, 그 전극의 전기적인 특성과 에칭 특성을 고려하여 어떠한 금속을 사용해도 본 발명의 적용이 가능하게 된다.
그러한 상황으로부터, 본 발명에 대해서는 힐록(hillock) 등의 결함을 거의 발생시키지 않는 새로운 저 저항 배선전극물질로 주목되는 AlNd와 기존의 전극물질인 MoW를 사용한 공정을 예로들어 설명하게 된다.
먼저, 차광막이 형성되지 않는 구조에서 도 1a와 도 1b 및 도 1c에 도시된 제 1마스크공정에서는 화소전극과 소오스/드레인의 정의가 이루어지게 된다.
즉, 글래스기판(10)의 전면에 화소ITO막(12), 소오스/드레인금속층(14) 및 n+ a-Si층(16)이 순서대로 증착되고나서, 포토리소그라피(Photolithography)공정과 에칭공정을 통해 상기 막들이 에치되어 화소전극(12a)과 소오스/드레인(14a)이 정의된다. 여기서, 상기 소오스/드레인(14a) 재료로서 MoW를 사용한 경우에는 n+ a-Si층(16)과 소오스/드레인금속층(14)은 1-스텝 건식에칭(SF6계 개스)이 가능하게 된다.
또, 상기한 구조에서는 소오스/드레인(14a)의 하부에는 용장성(Redundancy)으로 화소전극(12a)이 형성됨에 따라 패터닝의 불량을 포함하는 여러가지 결함에 기인하는 데이터 오픈(Data open)의 저감이 가능하게 된다.
도 2a와 도 2b 및 도 2c에 도시된 제 2마스크공정에서는 a-Si층(18)과 게이트절연층(20) 및 게이트금속층(22)이 순서대로 증착되고나서 포토리소그라피공정과 에칭공정을 통해 상기 층들이 에칭되어 액티브 a-Si층(18a)으로부터 게이트전극(22a)을 동시에 정의하게 된다.
실례로, MoW이 게이트금속층(22)으로 사용되는 경우 에칭공정은 SF6소오스개스로 건식에칭이 가능하게 되고, 경우에 따라서는 a-Si층(18)의 BOE계 습식에칭도 가능하게 된다. 또한, 상황에 따라 선택도와 공정 마진을 고려하여 에칭형태를 결정하는 것도 가능하게 되는 바, 예컨대, 게이트금속층(22a)으로 MoW를 사용하고 소오스/드레인금속층으로 AlNd를 사용하는 경우에 본 공정에서는 상기 게이트금속층(22)과 게이트절연층(20), a-Si층(18) 및 n+ a-Si층(16)을 동시에 SF6계 개스로 건식에칭을 실행할 수 있게 되며, 그 경우 하부의 AlNd는 SF6에 의한 악영향(Attack)을 받지 않게 되므로 양호한 공정선택도를 이용하여 본 공정의 진행이 가능하게 된다.
그 반면에, 게이트금속층(22)으로 AlNd를 사용하고 소오스/드레인금속층(14)으로 MoW를 사용하는 경우, 상기 게이트금속층(22)과 액티브층, 즉, 게이트절연층(20)과 a-Si층(18) 및 n+ a-Si층(16)은 H3PO4/CH3COOH/HNO3, BOE계 에칭제로 각각 2-스텝 습식에칭하여 하부층인 소오스/드레인금속층(MoW)에 악영향을 주지 않는 공정조건의 확보가 가능하게 된다.
그 후, 도 3a와 도 3b 및 도 3c에 도시된 제 3마스크공정에서는 보호층(24)의 증착 및 패드부와 화소전극(12a)의 개방이 이루어지게 된다. 즉, 상기한 공정의 실행에 의해 얻어진 구조에는 보호층(24)이 적층되고나서 패드부와 화소전극(12a)의 개방을 위해 포토리소그라피와 에칭공정을 행하게 되는 바, 패드부를 개방시키기 위해서는 보호층(24)을 에칭해야 되는 반면 화소전극(12a)을 개방시키기 위해서는 보호층(24)과 소오스/드레인(141)을 에칭해야 된다.(도 4a와 도 4b 참조).
실례로, 소오스/드레인(14a)이 MoW로 형성되는 경우 에칭공정은 SF6개스를 소오스개스로 이용하여 건식에칭에 의해 패드부의 보호층과 화소부의 보호층(24) 및 소오스/드레인(14;MoW)을 동시에 1-스텝 에칭하는 것이 효과적이다. 그 경우 데이터패드의 MoW는 SF6계 개스에 의해 건식에칭되는 반면 게이트패드의 AlNd는 악영향을 받지 않게 된다.
또, 도 3a에서 참조부호 26은 스토리지 및 공통전극(Cst)을 나타낸다.
한편, 도 5는 본 발명에 따르면, 상기한 3-마스크공정에서 포토전류를 줄이기 위해 차광막(30)이 추가된 구조를 나타내는 바, 그 차광막(30)의 추가시에는 상기한 3-마스크공정에서 차광막(30)의 패터닝을 위한 마스크공정이 추가적으로 필요함에 따라 4-마스크공정에 의해 실행된다.
한편, 본 발명은 상기한 예로 한정되지는 않고 발명의 기술적 요지 및 요점을 이탈하지 않는 범위내에서 다양한 변경 및 변형실시가 가능함은 물론이다.
상기한 바와 같이, 본 발명에 따른 액정표시장치의 박막트랜지스터 제조방법에 의하면, 3-마스크공정에 의한 제작이 가능함에 따라 공정의 단순화 및 양산성의 증대효과가 달성되고, 종래의 4-마스크공정이나 하프-톤(half tone)마스크 공정에 비해 공정 안정성이 높고 단순한 설계변경으로 공정이 가능하게 되며, 백채널손상이 없는 구조임에 따라 우수한 전기적 특성의 TFT소자 구현이 가능하게 된다.
Claims (9)
- 글래스기판 상에 화소ITO막, 소오스/드레인금속층 및 n+ a-Si층을 순서대로 증착하고, 상기 n+ a-Si층과 소오스/드레인금속층 및 화소ITO막을 식각하여 화소전극, 소오스/드레인을 정의하는 제 1마스크공정;상기 제 1마스크 공정의 결과로 얻어진 구조 상에 a-Si층과 게이트절연층 및 게이트금속층을 순서대로 증착하고, 상기 게이트금속층과 게이트절연층 및 a-Si층을 식각하여 게이트전극 및 액티브 a-Si층을 정의하는 제 2마스크공정; 및상기 제 2마스크공정의 결과로 얻어진 구조 상에 보호층을 증착하고 스토리지 및 공통전극을 형성하는 제 3마스크공정;을 포함하는 것을 특징으로 하는 액정표시장치의 박막트랜지스터 제조방법.
- 제 1 항에 있어서, 상기 제 1마스크공정에서 상기 소오스/드레인은 MoW로 형성되고, 상기 n+ a-Si층 및 소오스/드레인은 1-스텝 건식에칭에 의해 정의되며, 그 건식에칭에는 SF6계 개스가 사용되는 것을 특징으로 하는 액정표시장치의 박막트랜지스터 제조방법.
- 제 1 항에 있어서, 상기 화소전극은 상기 소오스/드레인의 하부에 용장성을 갖도록 형성되는 것을 특징으로 하는 액정표시장치의 박막트랜지스터 제조방법.
- 제 1 항에 있어서, 상기 제 2마스크공정에서 상기 액티브 a-Si층과 게이트전극은 동시에 정의되는 것을 특징으로 하는 액정표시장치의 박막트랜지스터 제조방법.
- 제 4 항에 있어서, 상기 게이트전극은 MoW로 형성되고, 상기 액티브 a-Si층과 상기 게이트전극은 SF6소오스 개스로 건식에칭에 의해 동시에 정의되는 것을 특징으로 하는 액정표시장치의 박막트랜지스터 제조방법.
- 제 4 항에 있어서, 상기 게이트전극은 MoW로 형성되고, 상기 소오스/드레인은 AlNd로 형성되며, 상기 게이트금속층과 상기 게이트절연층, a-Si층 및 n+ a-Si층이 동시에 SF6계 개스로 건식에칭되는 것을 특징으로 하는 액정표시장치의 박막트랜지스터 제조방법.
- 제 6 항에 있어서, 상기 게이트전극은 AlNd로 형성되고, 상기 소오스/드레인은 MoW로 형성되며, 상기 게이트금속층과 게이트절연층, a-Si층 및 n+ a-Si층은 H3PO4/CH3COOH/HNO3, BOE계 에칭제에 의해 2-스텝 습식에칭되는 것을 특징으로 하는 액정표시장치의 박막트랜지스터 제조방법.
- 제 1 항에 있어서, 상기 제 3마스크공정에서 상기 소오스/드레인이 MoW로 형성되고, SF6개스를 소오스개스로 하여 건식에칭으로 패드부의 보호층과 화소부의 보호층 및 소오스/드레인을 동시에 1-스텝 에칭하는 것을 특징으로 하는 액정표시장치의 박막트랜지스터 제조방법.
- 제 1항에 있어서, 차광막을 형성하기 위한 마스크공정이 추가로 포함되는 것을 특징으로 하는 액정표시장치의 박막트랜지스터 제조방법.
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