KR100661704B1

KR100661704B1 - 고전력 증폭기용 온도-보상형 바이어스 회로

Info

Publication number: KR100661704B1
Application number: KR1020067002478A
Authority: KR
Inventors: 영구 양; 케빈 최; 나이-추오 쳉
Original assignee: 스카이워크스 솔루션즈, 인코포레이티드
Priority date: 2003-08-08
Filing date: 2004-06-04
Publication date: 2006-12-26
Also published as: EP1652295A2; WO2005017956A3; WO2005017956A2; EP1652295A4; ATE503299T1; EP1652295B1; KR20060028817A; WO2005017956B1; CN100481716C; US6946911B2; JP2007502051A; DE602004031948D1; US20050030105A1; CN1830137A

Abstract

예시적인 바이어스 회로는 증폭기에 연결된다. 바이어스 회로는 제1 바이폴라 트랜지스터, 제2 바이폴라 트랜지스터 및 제3 바이폴라 트랜지스터를 포함한다. 제1 바이폴라 트랜지스터는 제1 노드에 연결된 베이스를 구비하고, 제1 노드는 제1 저항기를 통해 기준 전압에 연결된다. 제2 바이폴라 트랜지스터는 제1 노드에 연결된 베이스를 구비한다. 제3 바이폴라 트랜지스터는 제1 노드에 연결된 콜렉터 및 제2 노드에서 제1 바이폴라 트랜지스터의 에미터에 연결된 베이스를 구비한다. 제2 바이폴라 트랜지스터의 에미터는 증폭기와 연관된 제4 바이폴라 트랜지스터의 베이스에 연결되고, 제2 바이폴라 트랜지스터는 제2 바이폴라 트랜지스터의 에미터에 연결된 저항기를 구비하지 않는다.

Description

고전력 증폭기용 온도-보상형 바이어스 회로{TEMPERATURE-INSENSITIVE BIAS CIRCUIT FOR HIGH-POWER AMPLIFIERS}

본 발명은 전체적으로 반도체 분야에 관한 것이다. 보다 상세하게, 본 발명은 반도체 회로 분야에 관한 것이다.

바이폴라 기술에 기반한 증폭기(amplifier)는 예를 들어 무선 주파수("RF") 통신 등의 무선 통신을 포함하여, 다양한 분야에서 널리 사용되고 있다. 바이어스 회로는 바이폴라 트랜지스터의 동작 모드를 제어하기 위해 바이폴라 트랜지스터에 베이스 바이어스 전류를 공급함으로써 중요한 기능을 수행한다.

그러나, 현재 알려진 바이폴라 트랜지스터용의 바이어스 회로는 많은 단점을 갖고 있다. 일반적으로 공지의 바이어스 회로는 큰 전류를 소비하고 높은 기준 전압을 요구하거나, 큰 다이 영역을 차지하는 매우 복잡한 회로를 포함하게 되는데, 이들 모두는 바람직하지 않다. 또한, 공지의 바이어스 회로는 일반적으로 온도에 민감하여 증폭기 트랜지스터의 정지 전류(quiescent current)가 온도 변화에 종속하게 된다.

따라서, 본 발명의 분야에서 고전력 증폭기를 위한 효과적이고 온도에 둔감한 바이어스 회로가 강력히 요구된다.

본 발명은 고전력 증폭기를 위한 효과적인 온도-보상형 바이어스 회로(effective, temperature-insensitive bias circuit) 분야에 관한 것이다. 일 실시예에서, 바이어스 회로는 RF 증폭기 등의 증폭기에 연결되고, 제1 바이폴라 트랜지스터, 제2 바이폴라 트랜지스터 및 제3 바이폴라 트랜지스터를 포함한다. 제1 바이폴라 트랜지스터는 제1 노드에 연결된 베이스를 구비하고, 제1 노드는 제1 저항기를 통해 기준 전압에 연결된다. 제2 바이폴라 트랜지스터는 제1 노드에 연결된 베이스를 구비한다. 제3 바이폴라 트랜지스터는 제1 노드에 연결된 콜렉터 및 제2 노드에서 제1 바이폴라 트랜지스터의 에미터에 연결된 베이스를 구비한다. 제2 바이폴라 트랜지스터의 에미터는 증폭기와 연관된 제4 바이폴라 트랜지스터의 베이스에 연결되고, 제2 바이폴라 트랜지스터는 제2 바이폴라 트랜지스터의 에미터에 연결된 저항기를 구비하지 않는다.

상기와 같은 구성의 결과, 제2 바이폴라 트랜지스터에 대한 제1 바이폴라 트랜지스터의 에미터 사이즈 비는 제4 바이폴라 트랜지스터에 대한 제3 바이폴라 트랜지스터의 에미터 사이즈 비와 독립적이어서, 바이어스 회로의 트랜지스터에 의해 소비된 다이 영역을 상당히 감소시킨다.

일실시예에서, 바이어스 회로는 제2 노드에 연결된 제어 회로를 더 포함하고, 제어 회로는 하이 모드 동작 동안 증가된 전류를 유도하고 로우 모드 동작 동안 감소된 전류를 유도한다. 예를 들어, 제어 회로는 하이 모드 동작 동안 감소된 저항을 갖고 로우 모드 동작 동안 증가된 저항을 갖을 수도 있다. 특정의 일실시예에 따라, 제어 회로는 제2 저항기를 통해 제2 노드에 연결되고 제3 저항기를 통해 그라운드에 연결된 콜렉터를 갖는 제5 바이폴라 트랜지스터를 포함한다. 제5 바이폴라 트랜지스터의 에미터는 그라운드에 연결되고, 제5 바이폴라 트랜지스터의 베이스는 제4 저항기를 통해 제어 전압에 연결된다. 후술되는 바와 같이, 상기 특정의 구성은 증폭기 정지 전류가 온도 변화에 상당히 둔감해지게 한다.

또다른 실시예에 따라, 바이어스 회로는 제1 저항기에 병렬로 연결된 고온 이득 보상 회로를 더 포함하고 이는 고온에서 전류를 유도하도록 구성된다. 특정한 일 실시예에 따라, 고온 이득 보상 회로는 제2 저항기 및 쇼트키 다이오드를 포함하고, 제2 저항기의 제1 단부는 기준 전압에 연결되고, 제2 저항기의 제2 단부는 쇼트키 다이오드의 애노드에 연결되고, 쇼트키 다이오드의 캐소드는 제1 노드에 연결된다. 후술되는 바와 같이, 이러한 특정 구성은 고온 모드 동안 증폭기 이득 강하를 보상한다.

본 발명의 다른 특징 및 이점은 다음의 상세한 설명 및 첨부된 도면에 의해 당업자에게 보다 명확하게 될 것이다.

도 1은 공지의 바이어스 회로를 도시하는 회로도,

도 2는 본 발명의 일실시예에 따른 RF 증폭기용 예시적인 바이어스 회로의 회로도,

도 3은 본 발명의 일실시예에 따른 도 2의 바이어스 회로 일부의 연산 등가 회로를 도시하는 회로도,

도 4는 다양한 실시예에 따른 바이어스 회로에 의해 달성된 온도에 대한 정지 전류 특성을 도시한 그래프,

도 5는 본 발명의 일실시예에 따른 예시적인 제어 회로의 회로도이다.

본 발명은 고전력 증폭기용 효과적인 온도-보상형 바이어스 회로 분야에 관한 것이다. 다음의 설명은 본 발명의 실시에 관한 특정 정보를 포함한다. 당업자는 본 발명이 본 출원서에 특히 논의된 것과 다른 방법으로 실시될 수 있음을 알 수 있을 것이다. 또한, 본 발명의 특정 상세한 설명 중 일부는 본 발명을 불명하게 하지 않도록 논의되지 않았다. 본 출원서에 기술되지 않은 특정 상세한 설명은 당업자의 지식 범위 내이다.

본 출원서의 도면 및 상세한 설명은 단순히 본 발명의 예시적인 실시예에 관한 것이다. 간략을 위해, 본 발명의 원리를 이용한 본 발명의 다른 실시예는 본 발명의 출원서에 특히 기술되지 않으며 도면에 의해 특히 도시되지 않는다.

본 발명의 특징과 이점을 대비하여 설명하기 위해, 도 1의 공지의 바이어스 회로(100)에 대해 설명하겠다. 도 1은 증폭기(102)에 연결된 공지의 바이어스 회로(100)를 도시하는 회로도이다. 공지의 바이어스 회로(100)는 바이폴라 트랜지스터(104, 106, 108), 저항기((116, 118, 120), 및 제어회로(114)를 포함한다.

저항기(116)의 일단부는 기준 전압("Vref")(128)에 연결되고, 저항기(116)의 타단부는 노드(126)에 연결된다. 트랜지스터(104)의 베이스, 트랜지스터(106)의 베이스 및 트랜지스터(108)의 콜렉터는 노드(126)에 연결된다. 트랜지스터(104)의 에미터는 트랜지스터(108)의 베이스에 연결되고 저항기(118)를 통해 노드(136)에서 그라운드(138)에 연결된다. 트랜지스터(108)의 에미터 또한 노드(136)에서 그라운드(138)에 연결된다. 노드(140)에서 트랜지스터(106)의 에미터는 또한 션트 저항기(120)를 통해 그라운드(138)에 연결된다.

증폭기(102)는 공지의 바이어스 회로(100)의 노드(140)에 연결된 베이스 및 그라운드(138)에 연결된 에미터를 갖는 바이폴라 트랜지스터(110)를 포함한다. 제어 회로(114)는 저항기(122)를 통해 노드(126)에 연결된 콜렉터를 갖는 바이폴라 트랜지스터(112)를 포함한다. 트랜지스터(112)의 베이스는 저항기(124)를 통해 제어 전압("Vcont")(144)에 연결되고, 트래지스터(112)의 에미터는 노드(136)에서 그라운드(138)에 연결된다. 노드(130, 132, 134)는 바이어스 전압에 연결될 수도 있고 공지된 바와 같이, 공급 전압("Vcc")에 직접 연결될 수도 있다.

도 1에 도시된 바와 같이, 트랜지스터(110)의 콜렉터 전류(150)는 트랜지스터(110)의 정지 전류("Icq")를 나타낸다. 트랜지스터(108)의 콜렉터 전류(152)의 N배 크기를 갖는 콜렉터 전류(150)를 생성하기 위해, 다음과 같은 소자들간의 비율이 요구된다: 트랜지스터(106)의 에미터 사이즈는 트랜지스터(104)의 에미터 사이즈보다 N배 크고; 트랜지스터(110)의 에미터 사이즈는 트랜지스터(108)의 에미터 사이즈보다 N배 크고; 저항기(118)의 값은 저항기(120)의 값보다 N배 크며, 여기서 N은 임의의 정수이다. 그 결과, 트랜지스터(106)의 콜렉터 전류(162)의 크기는 트랜지스터(104)의 콜렉터 전류(160)의 크기의 N배가 되고, 트랜지스터(110)의 콜렉터 전류(150)의 크기는 트랜지스터(108)의 콜렉터 전류(152)의 크기의 N배가 된다.

그러나, 다수의 단점이 바이어스 회로(100)와 관련된다. 고전력 디바이스는 큰 N 값을 필요로하므로, 트랜지스터(106)의 에미터 사이즈가 실질적으로 커서 트랜지스터(104)의 에미터 사이즈보다 N배 큰 사이즈를 유지할 것이 요구된다. 그 결과, 대형 다이 영역이 트랜지스터(106)에 의해 소비되며, 이는 많은 분야에서 바람직하지 않다. 반면, 트랜지스터(110)에 대한 트랜지스터(108)의 에미터 사이즈 비는 트랜지스터(108)에 의해 소비된 다이 영역을 감소시키기 위해 감소되고, 트랜지스터(108)에 의해 유도된 큰 콜렉터 전류(152)의 결과에 의해 큰 기준 전류("Iref")(154)는 저항기(116)를 통해 유도되어, 트랜지스터(108)의 사이즈를 감소시켜 상당한 전력 소비 트레이드오프를 야기한다. 종래 기술에서 공지된 바와 같이, 높은 Iref는 바람직하지 않다.

도 1을 계속 참조하면, 제어 회로(114)는 트랜지스터(112)를 턴온하기 위해 Vcont(144)를 공급함으로써 저 출력 전력 모드를 위해 바이어스 회로(100)를 제어하도록 구성될 수 있다. 이러한 저 출력 전력 모드 동안, 전류(168)는 트랜지스터(112)에 의해 유도되고, 노드(126)에서 전압이 감소되어, 트랜지스터(108)에 의해 유도된 콜렉터 전류(152)가 감소한다. Iref(154)로부터 콜렉터 전류(152)를 감소시킨 결과로서, 바이어스 회로(100)의 가능 출력을 트랙킹하는 온도가 상당히 감소되고, 그 결과 Icq(150)는 온도 변화에 민감해지며, 이는 전술한 바와 같이 바람직하지 않다.

도 2는 본 발명의 일실시예에 따른 예시적인 바이어스 회로(200)를 도시한다. 도 2에서, 바이어스 회로(200)는 증폭기(202)에 연결되고, 이는 예를 들어 RF 통신 등의 다양한 분야에 채택될 수도 있다. 아래에서 상세히 설명되겠지만, 바이어스 회로(200)는 온도 변화에 상당히 둔감한 Icq(250)를 생성하면서 Vref(228) 및 Iref(254)는 상당히 감소시킨다. 또한, 바이어스 회로(200)의 특정 구성으로 인해, 바이어스 회로(200)에 의해 소비된 다이 영역은 상당히 감소된다.

도 2에서, 바이어스 회로(200)는 바이폴라 트랜지스터(204, 206, 208), 저항기(216), 제어 회로(214) 및 고온 이득 보상 회로(280)를 포함한다. 기준 전압("Vref")(228)은 바이어스 회로(200)의 노드(227)에 공급되고, 저항기(216)는 노드(226, 227) 양단에 연결된다. 도 2에 도시된 바와 같이, 고온 이득 보상 회로(280)는 노드(226, 227) 양단에 저항기(216)와 병렬로 연결된다. 보다 상세하게는, 저항기(270)의 일단부는 노드(227)에 연결되고 저항기(270)의 타단부는 쇼트키 다이오드(272)의 애노드에 연결된다. 쇼트키 다이오드(272)의 캐소드는 노드(226)에 연결된다.

트랜지스터(204)의 베이스, 트랜지스터(206)의 베이스 및 트랜지스터(208)의 콜렉터는 노드(226)에 연결된다. 트랜지스터(208)의 에미터는 노드(236)에서 그라운드(238)에 연결되고, 트랜지스터(206)의 에미터는 노드(240)에서 증폭기(202)에 연결되고, 션트 저항기를 통해 그라운드에 연결되지 않는다. 트랜지스터(204)의 에미터는 노드(242)에서 트랜지스터(208)의 베이스 및 제어 회로(214)에 연결된다. 제어 회로(214)는 트랜지스터(212) 및 저항기(222, 224, 274)를 포함하고, 트랜지스터(212)의 콜렉터는 노드(237)에서 저항기(222)를 통해 노드(242)에 연결되고, 트랜지스터(212)의 에미터는 노드(236)에서 그라운드(238)에 연결되고, 트랜지스터 (212)의 베이스는 저항기(224)를 통해 제어 전압("Vcont")(244)에 연결된다. 제어 회로(214)의 저항기(274)는 또한 도 2에 도시된 바와 같이 노드(236, 237) 양단에 연결된다.

증폭기(202)는 바이폴라 트랜지스터(210)를 포함하며, 이는 고전력 트랜지스터일 수도 있고, 바이어스 회로(200)의 노드(240)에 연결된 베이스, 그라운드(238)에 연결된 에미터를 구비한다. 노드(230, 232, 234)는 바이어스 전압에 연결될 수도 있고 Vcc에 직접 연결될 수도 있다.

션트 저항기가 트랜지스터(206)의 에미터와 그라운드(238) 사이에 연결되지 않기 때문에, 트랜지스터(206)의 사이즈는 감소될 수 있다. 동작시, 트랜지스터(204)는 도 3의 회로 블록(304)에서의 트랜지스터(305, 307)에 의해 나타내질 수 있다. 여기서, 노드(330, 342)는 각각 도 2의 노드(230, 242)에 대응한다. 따라서, 제어 회로(214)의 저항기(222) 및/또는 저항기(274)는 트랜지스터(305)로부터 전류를 분산하기 위해 사용될 수 있고, 트랜지스터(204)의 사실상 분리된 부분이다. 이러한 구성으로, 트랜지스터(206)에 대한 트랜지스터(204)의 임의의 에미터 사이즈 비가 트랜지스터(210)에 대한 트랜지스터(208)의 에미터 사이즈 비를 1:N으로 유지하면서 달성될 수 있어, 트랜지스터(206)의 에미터 영역을 추가로 감소시킬 수 있다. 다음 소자들 사이의 비는 바이어스 회로(200)의 구성에 의해 제공된다: 트랜지스터(210)의 에미터 사이즈는 트랜지스터(208)의 에미터 사이즈보다 N배 크고; 트랜지스터(204)의 에미터 사이즈: 트랜지스터(305)의 에미터 사이즈: 트랜지스터(307)의 에미터 사이즈: 트랜지스터(206)의 에미터 사이즈는 1 : (N-M)/N : M/N : M 과 같고, 여기서 M은 N보다 작은 수이고 정수일 필요는 없다. 트랜지스터(208)의 콜렉터 전류(252)의 N배인 Icq(250)에 대해, 방정식(1)에 의해 정의된 값 "R2"는 제어 회로(214)의 유효 저항을 나타내기 위해 사용될 수 있고 다음의 공식에 의해 정의된다:

방정식(1)

여기서 n3은 트랜지스터(208)에 대한 순방향 베이스 전류의 이상적인 인자이고, Is3은 트랜지스터(208)의 역방향 포화 전류이고, Ib3은 다음 공식에 의해 주어진 트랜지스터(208)의 베이스 전류(276)이다:

방정식(2)

여기서 Vbe3은 트랜지스터(208)의 베이스 대 에미터 전압이다.

상기 구성으로, 트랜지스터(206)의 콜렉터 전류(262)는 트랜지스터(204)의 콜렉터 전류(260)보다 M배 크고, 트랜지스터(210)의 콜렉터 전류(250)는 트랜지스터(208)의 콜렉터 전류(252)보다 N배 크다. 전술된 바와 같이, 바이어스 회로(200)의 특정 구성은 트랜지스터(210)에 대한 트랜지스터(208)의 에미터 사이즈 비가 트랜지스터(206)에 대한 트랜지스터(204)의 에미터 사이즈 비와 독립적이 되게 하여, 바이어스 트랜지스터(204, 206, 208)의 전체 영역이 감소되게 한다.

바이어스 회로(200)의 또다른 이점은 트랜지스터(206)의 사이즈를 감소시키면서, 트랜지스터(206)의 에미터 및 그라운드(238) 사이에 연결된 션트 저항기 없 이 Iref(254)가 상당히 감소될 수 있다는 점이다. 감소된 Iref(254)의 추가의 이점은 저항기(216) 양단의 전압 강하가 감소된 Iref(254)에 의해 낮아지기 때문에 Vref(228)가 또한 감소된다는 것이다.

제어 회로(214)는 "하이 모드(high mode)" 동작 또는 "로우 모드(low mode)" 동작을 위해 구성될 수 있다. Vcont(244)는 하이 모드 동작에 대해 트랜지스터(212)를 활성화시키기 위해 높은 신호를 제공하고 로우 모드 동작에 대해 트랜지스터(212)를 불활성화시키기 위해 낮은 신호를 제공한다. 하이 모드 동작에서, 트랜지스터(212)는 턴온되고, 제어 회로(214)의 저항은 감소되고 이는 저항기(222)의 저항에 대응한다. 제어 회로(214)의 감소된 저항 및 제어 회로(214)에 의해 유도된 대응하는 증가된 전류로 인해, 트랜지스터(208)의 베이스에 대해 사용가능한 베이스 전류(276)가 감소되고 다음으로 트랜지스터(208)의 콜렉터 전류(252)가 감소된다. 트랜지스터(208)의 감소된 콜렉터 전류(252)는 트랜지스터(206, 210)의 각각의 베이스 전류를 증가하게 하고 따라서 Icq(250)가 증가한다.

로우 모드 동작시, 트랜지스터(212)는 턴오프되고, 제어 회로(214)의 저항은 증가되고 이는 저항기(222, 274)의 전체 저항에 대응한다. 제어 회로(214)의 증가된 저항 및 제어 회로(214)에 의해 유도된 대응하는 감소된 전류로 인해, 트랜지스터(208)의 베이스에 대해 사용가능한 베이스 전류(276)가 증가되고 다음으로 트랜지스터(208)의 콜렉터 전류(252)가 증가된다. 트랜지스터(208)의 증가된 콜렉터 전류(252)는 트랜지스터(206, 210)의 각각의 베이스 전류를 감소하게 하고 따라서 Icq(250)가 감소한다.

따라서, 로우 모드 동작과 하이 모드 동작 사이에서의 천이가 트랜지스터(210)의 콜렉터 전류(250)에 대한 트랜지스터(208)의 콜렉터 전류(252)의 1:N 비를 깨더라도, 전류(250)는 여전히 특정 비를 갖는 전류(252)에 의해 트랙킹된다. 그러므로, 동작 모드 제어에 의해 야기된 온도에 대한 정지 전류 변화는 상당히 억제될 수 있다.

도 4의 그래프(400)는 다양한 실시예에 따라 바이어스 회로에 의해 달성된 온도에 대한 정지 전류 변화를 도시한다. 예를 들어, 커브(402)는 공지의 바이어스 회로(100)의 온도에 대한 정지 전류 변화를 도시한다. 커브(402)는 기울기가 급하기 때문에, 공지의 바이어스 회로(100)의 Icq가 온도 변화에 대해 매우 민감함을 보여준다. 커브(404)는 고온 이득 보상 회로(280)가 없는 공지의 바이어스 회로(200)의 온도에 대한 정지 정류 변화를 도시하고, 커브(406)는 고온 이득 보상 회로(280)가 있는 공지의 바이어스 회로(200)의 온도에 대한 정지 전류 변화를 도시한다. 비교적 완만한 기울기를 갖는 커브(404, 406) 각각은 공지의 바이어스 회로(200)의 Icq가 온도 변화에 실질적으로 민감하지 않음에 대응한다.

커브(406)는 바이어스 회로(200)의 고온 이득 보상 회로(280)가 고온에서 이득 강하를 보상함을 보여준다. 고온에서, 트랜지스터(208)는 큰 전류를 소비하여, 노드(226)에서 전압 강하를 야기한다. Vref(228)와 노드(226)에서의 전압 간의 전압 차가 커짐에 따라, 쇼트키 다이오드(272)는 점차적으로 전류(278)를 유도하여 Iref(254)가 증가한다. Iref(254)가 증가함에 따라, 트랜지스터(210)의 Icq(250)는 또한 증가되어, 증폭기(202)의 전력 이득을 향상시킨다.

도 5는 일 실시예에 따른 도 2의 제어 회로(214)를 대체하는데 사용될 수도 있는 다른 제어 회로(514)로서, Vcont(544)가 로우 모드 동작에 대해 높은 신호를 하이 모드 동작에 대해 낮은 신호를 제공한다. 제어 회로(514)는 트랜지스터(512, 582) 및 저항기(522, 574, 580, 584)를 포함하며, 트랜지스터(512), 저항기(522, 574) 및 노드(542, 537, 536) 각각은 도 2의 트랜지스터(212), 저항기(222, 274) 및 노드(242, 237, 236)에 대응한다. 트랜지스터(582)의 콜렉터는 노드(586)에서 트랜지스터(512)의 베이스에 연결되고, 트랜지스터(582)의 에미터는 노드(536)에서 그라운드(538)에 연결된다. 저항기(580)는 노드(588, 586) 양단에 연결되고, 노드(588)은 바이어스 전압에 연결될 수도 있거나 Vcc에 직접 연결될 수도 있다. 트랜지스터(582)의 베이스는 저항기(584)를 통해 Vcont(544)에 연결되어, 로우 모드 동작동안 트랜지스터(582)는 턴온되고 트랜지스터(512)는 턴오프되고, 하이 모드 동작동안 트랜지스터(582)는 턴오프되고 트랜지스터(512)는 턴온된다.

전술된 본 발명의 예시적인 실시예로부터 다양한 기술이 본 발명의 범위를 벗어나지 않고 본 발명의 개념을 실시하는데 사용될 수 있다. 또한, 본 발명이 특정 실시예를 특히 참고하여 기술되었으나, 당업자는 본 발명의 정신 및 범위를 벗어나지 않고 형식 및 상세한 내용에 변경이 있을 수 있음을 인식할 것이다. 전술된 예시적인 실시예는 전술된 바와 같이 모든 점에서 고려되고 제한적이지 않다. 또한 본 발명은 전술된 특정의 예시적인 실시예에 한정되지 않고, 본 발명의 범위를 벗어나지 않고 다양한 재구성, 수정 및 대체가 가능함이 이해될 것이다.

따라서, 효과적이고 온도에 민감하지 않는 고전력 증폭기용 바이어스 회로가 설명되었다.

Claims

제1 노드에 연결된 베이스를 구비한 제1 바이폴라 트랜지스터;

상기 제1 노드에 연결된 베이스를 구비한 제2 바이폴라 트랜지스터;

상기 제1 노드에 연결된 콜렉터 및 제2 노드에서 상기 제1 바이폴라 트랜지스터의 에미터에 연결된 베이스를 구비한 제3 바이폴라 트랜지스터;

상기 제2 노드에 연결된 제어 회로를 포함하며,

상기 제1 노드가 제1 저항기를 통해 기준 전압에 연결되고, 상기 제2 바이폴라 트랜지스터의 에미터가 증폭기와 연관된 제4 바이폴라 트랜지스터의 베이스에 연결되고, 상기 제2 바이폴라 트랜지스터가 상기 제2 바이폴라 트랜지스터의 에미터에 연결된 저항기를 구비하지 않는 것을 특징으로 하는 증폭기용 바이어스 회로.
제1항에 있어서, 상기 제2 바이폴라 트랜지스터에 대한 상기 제1 바이폴라 트랜지스터의 에미터 사이즈 비는 상기 제4 바이폴라 트랜지스터에 대한 상기 제3 바이폴라 트랜지스터의 에미터 사이즈 비에 독립적인 것을 특징으로 하는 증폭기용 바이어스 회로.
제1항에 있어서, 상기 제어 회로는 하이 모드(high mode) 동작 동안 증가된 전류를 유도하고 로우 모드(low mode) 동작 동안 감소된 전류를 유도하는 것을 특징으로 하는 증폭기용 바이어스 회로.
제3항에 있어서, 상기 제어 회로는 상기 하이 모드 동작 동안 감소된 저항을 갖고 상기 로우 모드 동작 동안 증가된 저항을 갖는 것을 특징으로 하는 증폭기용 바이어스 회로.
제3항에 있어서, 상기 제어 회로는 제2 저항기를 통해 상기 제2 노드에 연결되고 제3 저항기를 통해 그라운드에 연결된 콜렉터를 구비한 제5 바이폴라 트랜지스터를 포함하며, 상기 제5 바이폴라 트랜지스터의 에미터가 그라운드에 연결되고, 상기 제5 바이폴라 트랜지스터의 베이스가 제4 저항기를 통해 제어 전압에 연결된 것을 특징으로 하는 증폭기용 바이어스 회로.
제1항에 있어서, 상기 제1 저항기와 병렬로 연결된 고온 이득 보상 회로를 더 포함하며, 상기 고온 이득 보상 회로가 고온에서 전류를 유도하도록 구성된 것을 특징으로 하는 증폭기용 바이어스 회로.
제6항에 있어서, 상기 고온 이득 보상 회로는 제2 저항기 및 쇼트키 다이오드를 포함하며, 상기 제2 저항기의 제1 단부가 상기 기준 전압에 연결되고, 상기 제2 저항기의 제2 단부가 상기 쇼트키 다이오드의 애노드에 연결되고, 상기 쇼트키 다이오드의 캐소드가 상기 제1 노드에 연결된 것을 특징으로 하는 증폭기용 바이어스 회로.
바이어스 회로의 동작을 위한 제어 회로에 있어서,

상기 바이어스 회로는 제1 바이폴라 트랜지스터, 제2 바이폴라 트랜지스터, 및 제3 바이폴라 트랜지스터를 포함하며, 상기 제1 바이폴라 트랜지스터가 제1 노드에서 상기 제2 바이폴라 트랜지스터의 베이스에 연결된 베이스를 구비하고, 상기 제1 노드가 제1 저항기를 통해 기준 전압에 연결되고, 상기 제3 바이폴라 트랜지스터가 상기 제1 노드에 연결된 콜렉터 및 제2 노드에서 상기 제1 바이폴라 트랜지스터의 에미터에 연결된 베이스를 구비하고, 상기 제2 바이폴라 트랜지스터의 에미터가 상기 증폭기와 연관된 제4 바이폴라 트랜지스터의 베이스에 연결되고,

상기 제어 회로는 제2 저항기를 통해 상기 제2 노드에 연결되고 제 3 저항기를 통해 그라운드에 연결된 콜렉터를 구비한 제5 바이폴라 트랜지스터를 포함하며, 상기 제5 바이폴라 트랜지스터의 에미터가 그라운드에 연결되고, 상기 제5 바이폴라 트랜지스터의 베이스가 제4 저항기를 통해 제어 전압에 연결된 것을 특징으로 하는 바이어스 회로의 동작을 위한 제어 회로.
제8항에 있어서, 상기 제어 회로는 하이 모드 동작 동안 증가된 전류를 유도하고 로우 모드 동작 동안 감소된 전류를 유도하는 것을 특징으로 하는 바이어스 회로의 동작을 위한 제어 회로.
제9항에 있어서, 상기 하이 모드 동작 동안, 상기 제어 회로는 상기 제2 저 항기와 등가인 전체 저항을 갖는 것을 특징으로 하는 바이어스 회로의 동작을 위한 제어 회로.
제9항에 있어서, 상기 로우 모드 동작 동안, 상기 제어 회로는 상기 제2 저항기 및 상기 제3 저항기의 합과 등가인 전체 저항을 갖는 것을 특징으로 하는 바이어스 회로의 동작을 위한 제어 회로.
제9항에 있어서, 상기 제5 바이폴라 트랜지스터는 상기 로우 모드 동작 동안 비활성화되고, 상기 제5 바이폴라 트랜지스터는 상기 하이 모드 동작 동안 활성화되는 것을 특징으로 하는 바이어스 회로의 동작을 위한 제어 회로.
제8항에 있어서, 상기 제2 바이폴라 트랜지스터는 상기 제2 바이폴라 트랜지스터의 에미터에 연결된 저항기를 구비하지 않는 것을 특징으로 하는 바이어스 회로의 동작을 위한 제어 회로.
제1 바이폴라 트랜지스터, 제2 바이폴라 트랜지스터, 및 제3 바이폴라 트랜지스터를 포함하는 바이어스 회로로서, 상기 제1 바이폴라 트랜지스터가 제1 노드에서 상기 제2 바이폴라 트랜지스터의 베이스에 연결된 베이스를 구비하고, 상기 제1 노드가 제1 저항기를 통해 기준 전압에 연결되고, 상기 제3 바이폴라 트랜지스터가 상기 제1 노드에 연결된 콜렉터 및 제2 노드에서 상기 제1 바이폴라 트랜지스터의 에미터에 연결된 베이스를 구비하고, 상기 제2 바이폴라 트랜지스터가 상기 제2 바이폴라 트랜지스터의 에미터에 연결된 저항기를 구비하지 않는, 상기 바이어스 회로;

상기 제2 바이폴라 트랜지스터의 에미터에 연결된 베이스 및 그라운드에 연결된 에미터를 구비한 제4 바이폴라 트랜지스터를 포함하는 증폭기;

상기 제2 노드에 연결된 제어 회로;를 포함하는 것을 특징으로 하는 증폭기 회로.
제14항에 있어서, 상기 제2 바이폴라 트랜지스터에 대한 상기 제1 바이폴라 트랜지스터의 에미터 사이즈 비는 상기 제4 바이폴라 트랜지스터에 대한 상기 제3 바이폴라 트랜지스터의 에미터 사이즈 비에 독립적인 것을 특징으로 하는 증폭기 회로.
제14항에 있어서, 상기 제어 회로는 하이 모드 동작 동안 증가된 전류를 유도하고 로우 모드 동작 동안 감소된 전류를 유도하는 것을 특징으로 하는 증폭기 회로.
제16항에 있어서, 상기 제어 회로는 상기 하이 모드 동작 동안 감소된 저항을 갖고 상기 로우 모드 동작 동안 증가된 저항을 갖는 것을 특징으로 하는 증폭기 회로.
제16항에 있어서, 상기 제어 회로는 제2 저항기를 통해 상기 제2 노드에 연결되고 제3 저항기를 통해 그라운드에 연결된 콜렉터를 구비한 제5 바이폴라 트랜지스터를 포함하며, 상기 제5 바이폴라 트랜지스터의 에미터가 그라운드에 연결되고, 상기 제5 바이폴라 트랜지스터의 베이스가 제4 저항기를 통해 제어 전압에 연결된 것을 특징으로 하는 증폭기 회로.
제14항에 있어서, 상기 제1 저항기와 병렬로 연결된 고온 이득 보상 회로를 더 포함하며, 상기 고온 이득 보상 회로가 고온에서 전류를 유도하도록 구성된 것을 특징으로 하는 증폭기 회로.
제19항에 있어서, 상기 고온 이득 보상 회로는 제2 저항기 및 쇼트키 다이오드를 포함하며, 상기 제2 저항기의 제1 단부가 상기 기준 전압에 연결되고, 상기 제2 저항기의 제2 단부가 상기 쇼트키 다이오드의 애노드에 연결되고, 상기 쇼트키 다이오드의 캐소드가 상기 제1 노드에 연결된 것을 특징으로 하는 증폭기 회로.