KR100660530B1 - 반도체 제조에 사용되는 마스크 - Google Patents
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Abstract
본 발명은 반도체 노광 설비에서 사용되는 반도체 제조용 마스크에 관한 것으로, 반도체 노광 설비에서 사용되는 반도체 제조용 마스크는 회로 패턴과 비회로 패턴으로 이루어지고 그 중 어느 하나에는 광이 투과되는 제 1 영역과, 이 제 1 영역의 외곽에 위치하고 노광 브로킹을 위한 광 차단막이 형성된 제 2 영역 및 제 1 영역과 제 2 영역사이에 위치하는 제 3 영역으로 이루어진다. 그리고 제 3 영역은 제 3 영역을 통과하는 노광량을 조절하기 위한 노광조절막을 구비한다.
Description
도 1은 반도체 웨이퍼 맵의 한 예를 보여주는 도면;
도 2는 기존의 마스크를 사용한 반도체 웨이퍼의 칩 노광시 플레어에 의한 도즈차를 보여주는 도면;
도 3은 본 발명의 실시예에 따른 반도체 제조용 마스크를 보여주는 도면;
도 4는 본 발명의 마스크를 사용한 반도체 웨이퍼의 칩 노광시 플레어에 따른 도즈차이를 보여주는 도면;
도 5a, 도 5b는 본 발명의 실시예에 따른 마스크에서 더미 패턴의 다른 예를 보여주는 도면들이다.
* 도면의 주요 부분에 대한 부호의 설명
10 ; 마스크 12 : 제 1 영역
14 : 제 2 영역 16 : 제 3 영역
18 : 투과 조절막 20a, 20b : 더미 패턴
본 발명은 반도체 노광 설비에서 사용되는 반도체 제조용 마스크에 관한 것이다.
반도체 디바이스의 디자인 룰(design rule)이 낮아지면서 이전에는 무시되거나 보이지 않던 패터닝(patterning)상의 이슈(issue)들이 증폭되어 나타나게 되었다. 한편, 넓어진 풀 필드(full field)를 커버하기 위해 이전의 일괄 노광방식을 채택한 스텝퍼 장비 대신에 스캔 노광방식을 채택한 스캐너 장비의 사용이 필수로 사용되어지면서 플레어 및 렌즈 수차(aberration)에 의한 패터닝상의 문제들이 심각해지고 있는 실정이다.
도 1은 반도체 웨이퍼 맵(map)의 한 예를 보여주고 있다. 도 1에서 알 수 있듯이 반도체 웨이퍼(100) 내에 형성되는 칩들은 웨이퍼 에지 영역에 형성되는 칩들(110)과 웨이퍼 안쪽에 형성되는 칩들(120)로 나누어진다. 반도체 웨이퍼를 노광한 후에 CD(Critical Dimension)분포를 살펴보면 플레어에 기인한 상대적인 도즈(dose)감소 효과에 의해 에지 칩(chip;110)의 최외각 영역(B)에서 마스크 및 PR의 특성에 따라 CD가 상대적으로 커지거나 작아지는 현상이 발생된다.
도 2는 웨이퍼에 패턴 노광시 플레어에 의한 도즈차를 보여주고 있다. 도 2에서 볼 수 있듯이, 개별적인 칩의 스캔 노광에 따라 상대적인 도즈 세기는 플레어의 영향으로 D1의 곡선을 나타나게 된다. 예컨대, 에지 칩(110)과 웨이퍼 안쪽의 칩(120)을 노광하더라도 개별적인 도즈의 세기는 같은 곡선을 그리게 된다. 그러나 포지션 C와 같이 인접 칩이 존재하지 않는 경우와 포지션 D와 같이 인접 칩이 있는 경우 칩 에지 영역에서의 상대적인 도즈 세기는 다른 값을 나타내게 된다. 즉, 포지션 C에는 개별적인 칩내의 센터영역에 비해 에지 영역에서 상대적인 도즈차 d1을 나타내고, 포지션 D에는 상대적인 도즈차 d2를 나타내게 된다.
이러한 상대적인 도즈차가 절대값 d1-d2 > 0 인 경우(d1과 d2 값의 차이가 클 수록) 노광하고자 하는 패턴의 디자인 룰과 종류에 따라 에지 칩의 C영역에 브리지(bridge) 또는 낫칭(notching) 가능성이 존재하게 되며 이러한 현상은 디자인 룰이 감소할수록 또한 도즈 세기에 민감한 패턴 레이어 일수록 그 영향이 크게 나타나게 되는 문제점을 갖고 있다.
본 발명은 이와 같은 종래 문제점을 해결하기 위한 것으로, 그 목적은 웨이퍼 노광시 플레어에 의한 웨이퍼 에지 칩에서의 CD편차를 개선할 수 있는 새로운 형태의 반도체 제조용 마스크를 제공하는데 있다.
상술한 목적을 달성하기 위한 본 발명의 특징에 의하면, 반도체 노광 설비에서 사용되는 반도체 제조용 마스크는 회로 패턴과 비회로 패턴으로 이루어지고 그 중 어느 하나에는 광이 투과되는 제 1 영역과; 상기 제 1 영역의 외곽에 위치하고 노광 브로킹을 위한 광 차단막이 형성된 제 2 영역 및; 상기 제 1 영역과 제 2 영역사이에 위치하는 제 3 영역을 포함하되; 상기 제 3 영역은 상기 제 3 영역을 통과하는 노광량을 조절하기 위한 노광조절막을 구비한다.
이와 같은 본 발명에서 상기 노광조절막은 QZ막, 투과조절막 및 위상반전막 중 적어도 어느 하나로 이루어지되; 상기 투과조절막은 크롬으로 이루어지며 그 투 과도는 상기 제 1 영역의 광이 투과되는 양보다 작은 범위를 포함한다.
이와 같은 본 발명에서 상기 제 3 영역은 노광량 조절을 위해 임의의 모양을 갖는 더미 패턴을 구비한다.
이하, 본 발명의 실시예를 첨부된 도면 도 3 내지 도 5b에 의거하여 상세히 설명한다. 상기 도면들에 있어서 동일한 기능을 수행하는 구성 요소에 대해서는 동일한 참조 번호를 병기한다.
도 3은 본 발명의 실시예에 따른 반도체 제조용 마스크를 보여주는 도면이다. 도 4는 본 발명의 마스크를 사용한 반도체 웨이퍼의 칩 노광시 플레어에 따른 도즈차이를 보여주는 도면이다.
도 3 내지 도 4에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 제조용 마스크(10)는 제 1 영역(12)과 제 2 영역(14) 그리고 제 3 영역(16)으로 나누어진다. 일반적으로 알려진 바와 같이, 반도체 제조용 마스크(10)는 반도체 웨이퍼 상에 칩들을 전사하기 위한 원형(prototype)으로 사용된다.
상기 제 1 영역(12)에는 회로 패턴(12a)이 형성된다. 제 1 영역에서 회로패턴(12a)이 형성되지 않은 부분(12b)으로는 광이 투과된다. 예컨대, 반도체 웨이퍼에 도포된 PR이 음성(Negative) 또는 양성(Positive)에 따라 상기 회로 패턴(12a)은 불투명 또는 투명으로 형성될 수 있다. 상기 회로 패턴(12a)은 노광 공정을 통해 반도체 웨이퍼의 상부로 전사되어, 상기 칩들 각각을 제조하기 위한 원형으로 사용된다.
상기 제 2 영역(14)은 상기 제 1 영역(12)의 외곽에 위치된다. 이 제 2 영역(14)에는 노광 브로킹을 위한 광 차단막(14a)이 도포된다. 즉, 상기 제 2 영역(14)는 상기 칩들 각각의 노광 영역을 구분하기 위한 영역이며, 상기 광 차단막(14a)은 이러한 목적을 위해 형성되며, 도 3, 도 5a 및 도 5b에 도시된 것처럼 상기 제 2 영역(14)의 전체 면적을 덮도록 형성된다.
상기 제 3 영역(16)은 상기 제 1 영역(12)과 제 2 영역(14)사이에 위치된다. 상기 제 3 영역(16)에는 반도체 웨이퍼의 특정 영역에서 나타나는 도즈차를 최소화 하기 위하여 상기 제 3 영역(16)을 통과하는 광량을 조절하기 위한 투과조절막(18)이 형성된다. 이 투과조절막(18)은 크롬, Qz, Mosi, 또는 CrOx 중의 어느 하나의 물질로 이루어지며 마스크에 상기 투과조절막을 두껍게 또는 얇게 도포함으로서 광이 투과되는 양을 조절할 수 있는 것이다. 한편, 상기 제 3 영역(16)의 투과도는 상기 제 1 영역(12)의 회로패턴이 형성되지 않은 부분(12b)으로 광이 투과되는 양보다 작은 범위를 갖는 것이 바람직하다. 상기 투과조절막(18)이 도포된 제 3 영역(16)은 반도체 웨이퍼의 특정 영역에서 나타나는 선폭 편차를 최소화하기 위한 것이다. 예컨대, 상기 특정 영역이란 도 1에서 보여주는 바와 같이 "B"부분처럼 인접 칩이 존재하지 않는 최외각 칩의 가장자리부분과 "B'"부분과 같이 칩과 칩이 인접되어 있는 가장자리 부분을 가르킨다.
이와 같은 본 발명의 따른 마스크(10)는 제 3 영역(16)의 광 투과량을 조절하여 칩 가장자리부분에서의 도즈량 차이를 최소화하여 브리지나 나칭 위험이 없는 값으로 유지할 수 있는 것이다.
여기서 본 발명의 구조적인 특징은 제 1 영역과 제 2 영역사이에 노광량을 조절하기 위한 노광조절막이 형성된 제 3 영역을 구비하여 칩 가장자리의 도즈차를 최소화시키는데 있다. 따라서, 에지 침에서의 선폭 편차를 감소시킬 수 있다.
예컨대, 상기 제 3 영역(16)의 폭은 가변의 값을 가지며, 상기 제 3영역(16)에는 도 5a 및 도 5b에 도시된 바와 같이, 노광량 조절을 위해 임의 모양을 갖는 더미 패턴(20a,20b)이 형성될 수 있다. 보다 구체적으로, 상기 제 3영역(16)에 형성되는 더미 패턴(20a,20b)은 도시된 것처럼 상기 제 3 영역(16)의 일부에 형성됨으로써, 제 3 영역(16)의 일부를 덮고 다른 일부는 노출시킨다. 이를 통해, 상기 더미 패턴(20a,20b)은 제 3 영역(16)으로 입사되는 빛의 광량보다 이를 지나가는 빛의 광량을 감소시킬 수 있다. 도 5a는 복수개의 섬들로 구성됨으로써, 상기 제 3 영역(16)의 일부분을 덮는 더미 패턴들(20a)을 도시한다. 도 5b는 상기 제 2 영역(14)의 광차단막(14a)으로부터 빗 모양으로 연장됨으로써, 상기 제 3 영역(16)의 일부분을 덮는 더미 패턴들(20b)을 도시한다. 상기 더미 패턴의 모양은 도 5a 및 도 5b에 도시된 패턴 모양 이외의 다른 모양으로도 변경이 가능하다.
또한, 상기 제 3 영역(16)에는 노광량 조절을 위해 위상반전층이 형성될 수 있다. 상기 위상반전 값은 0 ~ 180, 0 ~ -180의 범위를 갖는 것이 바람직하다.
한편, 도 4를 참조하면 반도체 웨이퍼에서의 칩(chip)대 칩의 스텝핑 간격은 D 부분에서의 합성 도즈에 의한 영향을 배제하고자 칩 스텝 간격 C1에 더하여 C3의 보조 스텝을 추가하는 것이 바람직하다. 스텝핑 간격(C2)은 패턴 영역의 간격(C1) + 2*제 3 영역의 간격(C3)이다. 즉, 본 발명에서는 반도체 웨이퍼내에서 인접한 칩과 칩간의 경계영역에서의 합성 도즈에 따른 영향을 줄이기 위해 특정 길이의 스텝간격(C2=C1+2C3)을 허용할 수 있다. 예컨대, 반도체 웨이퍼의 가장자리 칩의 경우만 노광장비의 블라인드(blind) 사이즈와 스텝간격을 조절하여 노광할 수도 있다.
이상에서, 본 발명에 따른 마스크의 구성 및 작용을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
이와 같은 본 발명을 적용하면, 웨이퍼 노광시 플레어에 의한 웨이퍼 에지 칩에서의 CD편차를 개선할 수 있는 효과를 얻을 수 있다.
Claims (4)
- 반도체 웨이퍼 상에 복수개의 칩들을 제작하기 위한 원형(prototype)으로 사용되는 반도체 제조용 마스크에 있어서,상기 반도체 웨이퍼의 상부로 전사되어, 상기 칩들 각각을 제조하기 위한 원형으로 사용되는 회로 패턴들이 배치되는 제 1 영역;상기 제 1 영역의 외곽에 위치하되, 상기 칩들 각각의 노광 영역을 구분하기 위한 광 차단막이 형성되는 제 2 영역; 및상기 제 1 영역과 제 2 영역 사이에 위치하는 제 3 영역을 포함하되,상기 제 3 영역은 상기 제 3 영역을 통과하는 노광량을 조절하기 위한 노광조절막을 구비하는 것을 특징으로 하는 반도체 제조용 마스크.
- 제 1 항에 있어서,상기 노광조절막은 QZ막, 투과조절막 및 위상반전막 중 적어도 어느 하나로 이루어지되;상기 투과조절막은 Cr, Qz,MoSi, 또는 CrOx 중의 어느 하나로 이루어지며 그 투과도는 상기 제 1 영역의 광이 투과되는 양보다 작은 범위를 포함하는 것을 특징으로 하는 반도체 제조용 마스크.
- 제 1 항에 있어서,상기 제 3 영역은, 상기 반도체 웨이퍼로 전달되는 빛의 광량을 조절을 위해, 상기 제 3 영역의 일부분을 덮고 상기 제 3 영역의 다른 일부를 노출시키는 더미 패턴을 구비하는 것을 특징으로 하는 반도체 제조용 마스크.
- 제 1 항에 있어서,상기 광 차단막은 상기 제 2 영역의 전체 면적을 덮는 것을 특징으로 하는 반도체 제조용 마스크.
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019990031955A KR100660530B1 (ko) | 1999-08-04 | 1999-08-04 | 반도체 제조에 사용되는 마스크 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990031955A KR100660530B1 (ko) | 1999-08-04 | 1999-08-04 | 반도체 제조에 사용되는 마스크 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010016817A KR20010016817A (ko) | 2001-03-05 |
| KR100660530B1 true KR100660530B1 (ko) | 2006-12-22 |
Family
ID=19606185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990031955A KR100660530B1 (ko) | 1999-08-04 | 1999-08-04 | 반도체 제조에 사용되는 마스크 |
Country Status (1)
| Country | Link |
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| KR (1) | KR100660530B1 (ko) |
Citations (1)
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|---|---|---|---|---|
| JPH08272071A (ja) * | 1995-03-30 | 1996-10-18 | Toppan Printing Co Ltd | 位相シフトマスクとその製造方法、ならびにマスクブランク |
-
1999
- 1999-08-04 KR KR1019990031955A patent/KR100660530B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08272071A (ja) * | 1995-03-30 | 1996-10-18 | Toppan Printing Co Ltd | 位相シフトマスクとその製造方法、ならびにマスクブランク |
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| KR20010016817A (ko) | 2001-03-05 |
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