KR100658543B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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아끼라 스즈끼
요시오 오까야마
미쯔오 우메모또
겐지 다까하시
히로시 데라오
마사따까 호시노
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산요덴키가부시키가이샤
가부시끼가이샤 도시바
닛본 덴끼 가부시끼가이샤
후지쯔 가부시끼가이샤
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Abstract

반도체 장치 및 그 제조 방법에 있어서, 신뢰성의 향상을 도모한다. 본 발명의 반도체 장치는, 반도체 기판(1) 상에 실리콘 산화막 또는 실리콘 질화막 등으로 이루어지는 절연층(2)을 개재하여 형성된 패드 전극(3)을 피복하도록 상기 반도체 기판(1)의 표면에 접착된 지지판(5)과, 상기 반도체 기판(1)의 이면으로부터 상기 패드 전극(3)의 표면에 도달하도록 형성된 비아홀(8)을 갖는 것에 있어서, 상기 반도체 기판(1)의 이면에 가까운 부분의 개구경보다 상기 패드 전극의 표면에 가까운 부분의 개구경이 넓은 것을 특징으로 한다.
반도체 기판, 절연층, 비아홀, 지지판, 패드 전극, 개구경

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 2는 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 3은 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 4는 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 5는 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 6은 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 7은 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 8은 종래의 반도체 장치를 도시하는 단면도.
도 9는 종래의 반도체 장치를 도시하는 사시도.
도 10은 종래의 반도체 장치를 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2 : 절연층
3 : 패드 전극
7 : 제1 개구
8 : 비아홀
9, 9A : 절연층
10 : 배리어막
11 : 시드층
12 : 재배선층
13 : 볼 형상 단자
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 반도체 기판에 비아홀을 형성하는 기술에 관한 것이다.
최근, 3차원 실장 기술로서, 또한 새로운 패키지 기술로서, CSP(Chip Size Package)가 주목받고 있다. CSP란, 반도체 칩의 외형 치수와 대략 동일 사이즈의 외형 치수를 갖는 소형 패키지를 말한다.
종래부터, CSP의 일종으로서, BGA형의 반도체 장치가 알려져 있다. 이 BGA형의 반도체 장치는, 땜납 등의 금속 부재로 이루어지는 볼 형상의 도전 단자를 패키지의 일 주면 상에 격자 형상으로 복수 배열하고, 패키지의 다른 면 상에 탑재되는 반도체 칩과 전기적으로 접속한 것이다.
그리고, 이 BGA형의 반도체 장치를 전자 기기에 내장할 때에는, 각 도전 단자를 프린트 기판 상의 배선 패턴에 실장함으로써, 반도체 칩과 프린트 기판 상에 탑재되는 외부 회로를 전기적으로 접속하고 있다.
이러한 BGA형의 반도체 장치는, 측부로 돌출된 리드 핀을 갖는 SOP(Small Outline Package)나 QFP(Quad Flat Package) 등의 다른 CSP형의 반도체 장치에 비해, 다수의 도전 단자를 설치할 수 있으며, 또한 소형화할 수 있다고 하는 장점을 갖는다. 이 BGA형의 반도체 장치는, 예를 들면 휴대 전화기에 탑재되는 디지털 카메라의 이미지 센서 칩으로서의 용도가 있다.
도 9는 종래의 BGA형의 반도체 장치의 개략 구성을 이루는 것으로, 도 9(a)는, 이 BGA형의 반도체 장치의 표면측의 사시도이다. 또한, 도 9(b)는 이 BGA형의 반도체 장치의 이면측의 사시도이다.
이 BGA형의 반도체 장치(101)는, 제1 및 제2 글래스 기판(102, 103) 사이에 반도체 칩(104)이 에폭시 수지층(105a, 105b)을 개재하여 밀봉되어 있다. 제2 글래스 기판(103)의 일 주면 상, 즉 BGA형의 반도체 장치(101)의 이면 상에는, 도전 단자(106)가 격자 형상으로 복수 배치되어 있다. 이 도전 단자(106)는, 제2 배선 (110)을 통해 반도체 칩(104)에 접속된다. 복수의 제2 배선(110)에는, 각각 반도체 칩(104)의 내부로부터 인출된 알루미늄 배선이 접속되어 있어, 각 도전 단자(106)와 반도체 칩(104)의 전기적 접속이 이루어져 있다.
이 BGA형의 반도체 장치(101)의 단면 구조에 대하여 도 10을 참조하여 더욱 자세히 설명한다. 도 10은 다이싱 라인을 따라, 개개의 칩으로 분할된 BGA형의 반도체 장치(101)의 단면도를 도시하고 있다.
반도체 칩(104)의 표면에 배치된 절연층(108) 상에 제1 배선(107)이 설치되어 있다. 이 반도체 칩(104)은 수지층(105a)에 의해 제1 글래스 기판(102)과 접착되어 있다. 또한, 이 반도체 칩(104)의 이면은, 수지층(105b)에 의해 제2 글래스 기판(103)과 접착되어 있다.
그리고, 제1 배선(107)의 일단은 제2 배선(110)과 접속되어 있다. 이 제2 배선(110)은, 제1 배선(107)의 일단으로부터 제2 글래스 기판(103)의 표면으로 연장되어 있다. 그리고, 제2 글래스 기판(103) 상으로 연장된 제2 배선(110) 상에는, 볼 형상의 도전 단자(106)가 형성되어 있다.
상술한 기술은, 예를 들면 이하의 특허 문헌1에 기재되어 있다.
<특허 문헌1> 일본 특표2002-512436호 공보
그러나, 상술한 반도체 장치(101)에서, 제1 배선(107)과 제2 배선(110)의 접촉 면적이 매우 작기 때문에, 이 접촉 부분에서 단선될 우려가 있었다. 또한 제2 배선(110)의 스텝 커버리지에도 문제가 있었다. 따라서, 본 발명은 반도체 장치 및 그 제조 방법에서, 신뢰성의 향상을 도모한다.
본 발명의 반도체 장치는, 반도체 기판 상에 절연층을 개재하여 형성된 패드 전극을 피복하도록 상기 반도체 기판의 표면측에 접착된 지지체와, 상기 반도체 기판의 이면으로부터 상기 패드 전극의 표면에 도달하도록 형성된 비아홀을 갖는 것에 있어서, 상기 반도체 기판의 이면에 가까운 부분의 비아홀의 개구경보다 상기 패드 전극의 표면에 가까운 부분의 비아홀의 개구경이 넓은 것을 특징으로 한다.
또한, 상기 비아홀의 측벽에 절연층 혹은 금속층이 형성되어 있는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 반도체 기판 상에 절연층을 개재하여 형성된 패드 전극을 피복하도록 상기 반도체 기판의 표면측에 지지체를 접착하는 공정과, 상기 반도체 기판의 이면으로부터 상기 패드 전극의 표면에 도달하도록 비아홀을 형성하는 공정을 갖는 것에 있어서, 상기 비아홀을 형성하는 공정은, 상기 반도체 기판에 대하여 상기 절연층이 노출되지 않는 위치까지 제1 개구를 형성하는 공정과, 상기 반도체 기판에 대하여 상기 제1 개구의 개구경보다 넓은 개구경을 갖는 제2 개구를 상기 절연층이 노출되는 위치까지 형성하는 공정을 구비하는 것을 특징으로 한다.
또한, 본 발명은 상기 공정 외에, 상기 개구로부터 노출된 상기 절연층을 에칭하여 상기 패드 전극을 노출시키는 비아홀을 형성하는 공정을 구비하는 것을 특징으로 한다.
또한, 상기 비아홀의 측벽에 절연층을 형성하는 공정과, 상기 절연층 상에 금속층을 형성하는 공정을 구비하는 것을 특징으로 한다.
<실시예>
다음으로, 본 발명에 따른 반도체 장치 및 그 제조 방법을, 도 1 내지 도 8을 참조하면서 설명한다. 도 1 내지 도 8은 이미지 센서 칩에 적용 가능한 반도체 장치 및 그 제조 방법을 도시하는 단면도이다.
최초로, 도 1에 도시한 바와 같이 반도체 기판(1)의 표면에, 예를 들면 실리콘 산화막 또는 실리콘 질화막 등의 절연층(2)을 개재하여 알루미늄층 혹은 알루미늄 합금층으로 이루어지는 패드 전극(3)을 형성한다. 그리고, 패드 전극(3)을 포함하는 반도체 기판(1) 상에 에폭시 수지층으로 이루어지는 접착제(4)를 개재하여, 예를 들면 글래스로 이루어지는 지지판(5)을 접착한다. 또한, 지지판(5) 대신에 테이프 형상의 보호 재료를 반도체 기판(1)에 접착시켜도 되고, 양면 접착 테이프 등을 지지 재료로서 이용해도 상관없다.
다음으로, 도 2에 도시한 바와 같이 패드 전극(3)에 대응하는 반도체 기판(1)의 이면에 개구부를 갖은 레지스트층(6)을 형성하고, 이것을 마스크로 하여 드라이 에칭을 반도체 기판(1)에 대하여 행하여, 반도체 기판(1)의 이면으로부터 패드 전극(3) 상의 절연층(2)에 도달하는 제1 개구(7)를 형성한다. 이 에칭 공정에서는, 적어도 SF6이나 O2나 C4F8 등을 포함하는 에칭 가스를 이용하여, Si로 이루어지는 반도체 기판(1)을 에칭한다. 이 때, 절연층(2) 상에서 반도체 기판(1)의 오 버 에칭을 행하면, 반도체 기판(1)의 이면에 가까운 부분의 개구경보다 패드 전극(3)에 가까운 부분의 개구경이 넓어져, 통 형상으로 가로로 넓어진 제1 개구(7)가 형성된다(K1<K2).
계속해서, 도 3에 도시한 바와 같이, 상기 패드 전극(3) 상의 절연층(2)을 상기 레지스트층(6)을 마스크로 하여 에칭에 의해 제거하여 패드 전극(3)을 노출시키는 비아홀(8)을 형성한다. 이 절연층(2)의 에칭 공정은, 예를 들면 CHF3, CF4 등의 CF계 가스에 아르곤 등의 희석 가스를 가한 에칭 가스를 이용하여 행한다. 이 때, 상기 제1 개구(7)의 저부가 넓게 되어 있어도, 상기 레지스트층(6)이나 개구(7)의 상부 측벽이 마스크로 되어, 절연층(2)용의 에칭 가스가 가로 방향으로 퍼지기 어렵기 때문에, 상기 패드 전극(3) 상의 절연층(2)의 개구경 K3은, 비아홀(8)의 상부의 개구경과 거의 동등한 개구경으로 된다. 또한, 상기 레지스트층(6)을 마스크로 하지 않은 에칭 공정이어도 되고, 이 경우에는, 레지스트층(6)을 제거한 후에, 반도체 기판(1)을 마스크로 하여 패드 전극(3) 상의 절연층(2)을 제거한다.
이하, 도 4에 도시한 바와 같이 비아홀(8) 내를 포함하는 반도체 기판(1)의 이면에 실리콘 산화막 또는 실리콘 질화막 등으로 이루어지는 절연층(9)을 형성하고, 도 5에 도시한 바와 같이 패드 전극(3) 상의 절연층(9)을 제거하여 절연층(9A)을 형성한 후에, 도 6에 도시한 바와 같이 비아홀(8) 내를 포함하는 반도체 기판(1)의 이면에 배리어층(10)을 형성한다. 이 배리어층(10)은, 예를 들면 티탄나이트라이드(TiN)층인 것이 바람직하고, 티탄(Ti)이나 탄탈(Ta) 등의 고융점 금속이나 그 화합물인 티탄 텅스텐(TiW)층, 탄탈나이트라이드(TaN)층 등이면 티탄나이트라이드층 이외의 금속으로 이루어지는 것이어도 되다.
또한, 상기 절연층(9A)을 형성하는 공정은, 상기 비아홀(8) 내를 포함하는 반도체 기판(1) 상에 절연층(9)을 형성한 후에, 상기 반도체 기판(1) 상에 레지스트층(도시 생략)을 형성한 후에, 이 레지스트층을 마스크로 하여 상기 패드 전극(3) 상의 절연층(9)을 제거하는 것이어도 되고, 또한, 상기 레지스트층을 마스크로 하지 않는 에칭 공정이어도 된다.
또한, 이 레지스트층을 마스크로 하지 않는 에칭의 경우에는, 비아홀(8) 상에의 절연층(9)의 피복성을 이용하는 것이다. 즉, 도 4에서는 편의적으로 비아홀(8) 상에 형성된 절연층(9)의 막 두께가 균일하게 되어 있도록 도시하고 있지만, 실제로 형성되는 절연층(9)의 막 두께는 비아홀(8)의 저부의 절연층(9)보다 반도체 기판(1) 상에 형성된 절연층(9)의 막 두께가 두꺼워지는 피복성을 갖고, 일례를 들면 반도체 기판(1) 상의 절연층(9)의 막 두께는, 비아홀(8)의 저부의 절연층(9)의 막 두께의 2배로 되는 경우도 있다. 따라서, 이 특성을 이용함으로써, 반도체 기판(1) 상에 레지스트층을 형성하지 않아도, 반도체 기판(1) 상의 절연층(9)이 완전하게 제거되기 전에, 패드 전극(3) 상의 절연층(9)을 완전하게 제거할 수 있다.
또한, 이 때, 비아홀(8) 상에 형성된 절연층(9)의 에칭 특성을 이용하는 것이 바람직하다. 즉, 상기 반도체 기판(1) 상에 형성된 절연층(9)의 에칭 레이트에 비해 비아홀(8)의 저부에 형성된 절연층(9)의 에칭 레이트가 낮다고 하는 특성을 갖고, 일례를 들면 반도체 기판(1) 상의 절연층(9)의 에칭 레이트쪽이, 비아홀(8) 의 저부의 절연층(9)의 에칭 레이트보다 1.5배 정도 높게 되는 경우도 있다. 따라서, 상술한 절연층(9)의 피복성과 절연층(9)의 에칭 특성의 양방을 이용함으로써, 제조 공정의 신뢰성이 향상된다.
또한, 도 7에 도시한 바와 같이 배리어층(10) 상에 도금용의 시드층(11)(예를 들면, Cu층)을 형성하고, 그 시드층(11) 상에서 도금 처리를 행하여, 예를 들면 구리(Cu)로 이루어지는 재배선층(12)을 형성한다. 이 결과, 재배선층(12)은 패드 전극(3)과 전기적으로 접속되며, 또한 비아홀(8)을 통해 반도체 기판(1)의 이면으로 연장되게 된다. 또한, 이 재배선층(12)은 패터닝해도 되고, 패터닝하지 않는 것이어도 된다. 또한, 재배선층(12) 상에 보호층(도시 생략)을 형성하고, 보호층의 소정 위치에 개구를 형성하여 재배선층(12)과 컨택트하는 볼 형상 단자(13)를 형성한다.
또한, 여기서, 상기 배리어층(10)이나 시드층(11)의 형성법으로서, MOCVD법으로 형성할 수 있지만, 이 경우, 고비용으로 된다고 하는 문제가 있었다. 따라서, 그것보다 저비용인 롱 슬로우 스퍼터법 등의 지향성 스퍼터법을 이용함으로써, 통상의 스퍼터법에 비해 피복성을 향상시킬 수 있다. 이 지향성 스퍼터법을 이용함으로써, 예를 들면 경사 각도가 90도 미만이든가, 어스펙트비가 3 이상인 비아홀에 대해서도 피복성 좋게, 상기 배리어층(10)이나 시드층(11)을 형성할 수 있다.
그 후, 도시하지 않지만, 반도체 기판 및 그것에 적층된 상기 각 층을 절단하여, 개개의 반도체 칩으로 분리한다. 이렇게 해서, 패드 전극(3)과 볼 형상 단자(13)가 전기적으로 접속된 BGA형의 반도체 장치가 형성된다.
이와 같이 본 발명에서는, 개구 저부에서의 가로 방향으로의 에칭에 의해 생긴 노치 형상에 의해, 상기 비아홀(8)의 측벽에 형성된 절연층(9A)이나 배리어층(10), 시드층(11), 재배선층(12)이, 이 개구경이 넓게 된 부분에서 걸려, 반도체 기판(1)으로부터 박리되기 어려운 구조로 된다. 또한, 알루미늄 또는 알루미늄 합금층으로 이루어지는 패드 전극(3)과 Cu로 이루어지는 시드층(11), 재배선층(12) 등과의 접합성이 향상된다.
또한, 패드 전극(3)의 표면 상에 형성되는 비아홀(8)의 개구경이 넓어짐으로써, 그 후에 시드층(11), 재배선층(12) 등이 충전되어도 응력 완화가 도모되어, 신뢰성이 향상된다.
또한, 도 8에 도시한 바와 같이 비아홀의 측벽이 스트레이트이거나, 순테이퍼 형상 또는 저부가 스커트 형상으로 형성되어 있으면, 비아홀의 측벽에 절연층(9A)을 형성하고, 비아홀 저부의 절연층을 에칭 제거하였을 때에, 비아홀 저부의 경사로 된 부분에 피복된 절연층이 에칭 제거되어(도 8의 A 부분), 이 부분에서의 절연성이 저하되는 경우가 있었지만, 본 발명의 비아홀 형상에서는 그와 같은 에칭 박리가 없어, 쇼트 불량을 억지할 수 있다.
또한, 본 발명에 따르면, 반도체 칩의 패드 전극으로부터, 그 도전 단자에 이르기까지의 배선이, 비아홀을 통해 형성되기 때문에, 상기 배선의 단선이나 스텝 커버리지의 열화를 방지할 수 있다. 이에 의해, 신뢰성이 높은 BGA형의 반도체 장치를 얻을 수 있다.
또한, 본 실시 형태에서는, 재배선층(12)은 도금 처리에 의해 형성되는 것으 로 하였지만, 본 발명은 이에 제한되는 것이 아니라, 예를 들면 도금용의 시드층(11)을 형성하지 않고, 도금 처리 이외의 방법에 의해 재배선층(12)이 형성되는 것이어도 된다. 예를 들면, 알루미늄이나 그 합금으로 이루어지는 층을 스퍼터 형성하는 것이어도 된다.
또한, 본 실시 형태는 볼 형상 단자(13)가 형성된 반도체 장치에 적용되는 것으로서 설명하고 있지만, 본 발명은 이에 제한되는 것이 아니라, 예를 들면 반도체 기판을 관통하는 비아홀이 형성되는 것이면, 볼 형상 단자가 형성되지 않은 반도체 장치에도 적용할 수 있는 것으로, 예를 들면 LGA(Land Grid Array)형의 반도체 장치에도 적용된다.
본 발명에 따르면, 반도체 칩의 패드 전극으로부터, 그 도전 단자에 이르기까지의 배선이, 비아홀을 통해 형성되기 때문에, 상기 배선의 단선이나 스텝 커버리지의 열화를 방지할 수 있다. 이에 의해, 신뢰성이 높은 반도체 장치를 얻을 수 있다.
또한, 본 발명에 따르면, 반도체 기판의 이면으로부터 패드 전극의 표면에 도달하도록 형성된 비아홀을 갖는 것에 있어서, 상기 반도체 기판의 이면에 가까운 부분의 개구경보다 상기 패드 전극의 표면에 가까운 부분의 개구경이 넓은 비아홀을 형성함으로써, 상기 비아홀의 측벽에 형성된 절연층 혹은 금속층이, 이 개구경이 넓게 된 부분에서 걸려, 반도체 기판으로부터 박리되기 어려운 구조로 되어, 패드 전극과 금속층의 전기적 및 기계적인 접합성이 향상된다.
또한, 패드 전극 표면 상에 형성되는 비아홀의 개구경이 넓어짐으로써, 그 후에 금속층이 충전되어도 응력 완화를 도모할 수 있다.

Claims (11)

  1. 반도체 기판 상에 절연층을 개재하여 형성된 패드 전극을 피복하도록 상기 반도체 기판의 표면측에 접착된 지지체와, 상기 반도체 기판의 이면으로부터 상기 패드 전극의 표면에 도달하도록 형성된 비아홀을 갖는 반도체 장치로서,
    상기 반도체 기판의 이면에 가까운 부분의 비아홀의 개구경보다 상기 패드 전극의 표면에 가까운 부분의 비아홀의 개구경이 넓은 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 비아홀의 측벽에 절연층 혹은 금속층이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 반도체 기판의 표면에 절연층을 개재하여 형성된 패드 전극을 피복하도록 상기 반도체 기판의 표면측에 지지체를 접착하는 공정과, 상기 반도체 기판의 이면으로부터 상기 패드 전극의 표면에 도달하도록 비아홀을 형성하는 공정을 갖는 반도체 장치의 제조 방법으로서,
    상기 비아홀을 형성하는 공정은, 상기 반도체 기판에 대하여 상기 절연층이 노출되지 않는 위치까지 제1 개구를 형성하는 공정과, 상기 반도체 기판에 대하여 상기 제1 개구의 개구경보다 넓은 개구경을 갖는 제2 개구를 상기 절연층이 노출되는 위치까지 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 비아홀을 형성하는 공정은, 상기 제2 개구로부터 노출된 상기 절연층을 에칭하여 상기 패드 전극을 노출시키는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제3항 또는 제4항에 있어서,
    상기 비아홀의 측벽에 절연층을 형성하는 공정과, 상기 절연층 상에 금속층을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 비아홀의 측벽에 절연층을 형성하는 공정은, 비아홀을 포함하는 반도체 기판 상에 절연층을 형성한 후에, 상기 반도체 기판 상에 형성한 레지스트층을 마스크로 하여 상기 패드 전극 상의 절연층을 제거하는 공정인 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 패드 전극 상의 절연층을 제거하는 공정은, 상기 레지스트층을 마스크 로서 이용하지 않은 에칭 공정인 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제5항에 있어서,
    상기 금속층에 접속되는 볼 형상 단자를 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제3항 또는 제4항에 있어서,
    상기 반도체 기판을 복수의 반도체 칩으로 분할하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제1항 또는 제2항에 있어서,
    상기 비아홀 내에 중공 부분을 갖고 금속층이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  11. 제5항에 있어서,
    상기 금속층을 형성하는 공정은, 상기 금속층을 비아홀 내에 중공 부분을 갖고 형성하는 공정인 것을 특징으로 하는 반도체 장치의 제조 방법.
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