JPH103782A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH103782A JPH103782A JP8154681A JP15468196A JPH103782A JP H103782 A JPH103782 A JP H103782A JP 8154681 A JP8154681 A JP 8154681A JP 15468196 A JP15468196 A JP 15468196A JP H103782 A JPH103782 A JP H103782A
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- memory
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Abstract
(57)【要約】
【解決手段】半導体記憶装置、特にＦＩＦＯメモリに関
する。メモリ回路は１と２の２つの部分に分かれてお
り、各々独自に動作が可能になっている。書き込みカウ
ンタ回路５の出力最下位１ビット信号５０はデコーダ回
路６に入力され、メモリ回路１の選択信号６０とその反
転信号であるメモリ回路２の選択信号６１にデコードさ
れる。読み出しの回路も書き込みと同様の構成であり、
読み出しカウンタ回路７の最下位ビット７０を入力とす
るデコーダ回路８が存在する。書き込み、読み出しのい
ずれの場合もカウンタ回路５、７の出力５０、７０によ
り動作するメモリ回路を切り替えていくので、あるサイ
クルで選択されたメモリ回路は次のサイクルでは必ず非
選択になる。 【効果】ビット線のプリチャージとイコライズを各メモ
リ回路が非選択になるサイクル中に行うのでサイクルタ
イムを短縮して高速動作が可能になる。
する。メモリ回路は１と２の２つの部分に分かれてお
り、各々独自に動作が可能になっている。書き込みカウ
ンタ回路５の出力最下位１ビット信号５０はデコーダ回
路６に入力され、メモリ回路１の選択信号６０とその反
転信号であるメモリ回路２の選択信号６１にデコードさ
れる。読み出しの回路も書き込みと同様の構成であり、
読み出しカウンタ回路７の最下位ビット７０を入力とす
るデコーダ回路８が存在する。書き込み、読み出しのい
ずれの場合もカウンタ回路５、７の出力５０、７０によ
り動作するメモリ回路を切り替えていくので、あるサイ
クルで選択されたメモリ回路は次のサイクルでは必ず非
選択になる。 【効果】ビット線のプリチャージとイコライズを各メモ
リ回路が非選択になるサイクル中に行うのでサイクルタ
イムを短縮して高速動作が可能になる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に係
り、とくにＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ−Ｆｉｒｓｔ−
Ｏｕｔ）メモリに関するものである。
り、とくにＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ−Ｆｉｒｓｔ−
Ｏｕｔ）メモリに関するものである。
【０００２】
【従来の技術】広く一般的に使用されているＦＵＬＬ−
ＣＭＯＳタイプの２ポートメモリセルの回路図を図３に
示す。このメモリセルは双安定回路が書き込みワード線
１０をゲート入力したＭＯＳＦＥＴを介して相補の書き
込みビット線１１、１２に接続され、読み出しワード線
２０をゲート入力したＭＯＳＦＥＴを介して相補の読み
出しビット線２１、２２に接続された構成になってい
る。
ＣＭＯＳタイプの２ポートメモリセルの回路図を図３に
示す。このメモリセルは双安定回路が書き込みワード線
１０をゲート入力したＭＯＳＦＥＴを介して相補の書き
込みビット線１１、１２に接続され、読み出しワード線
２０をゲート入力したＭＯＳＦＥＴを介して相補の読み
出しビット線２１、２２に接続された構成になってい
る。
【０００３】図７にこの２ポートメモリセルを使用した
従来のＦＩＦＯメモリの構成を示す。メモリ回路１はメ
モリセルがマトリクス状に配置されており書き込みと読
み出しの回路を独立に設けることで非同期に書き込みと
読み出し動作を行うことができる。５は書き込みクロッ
ク信号ＷＣＫをカウントして書き込みアドレス信号５２
を生成するための書き込みカウンタ回路である。カウン
タ回路５は書き込み信号ＷＥにＬレベルが与えられ書き
込み可能の状態でＷＣＫのＬからＨへの変化でカウント
アップし、リセット信号ＷＲＳがＬになるとカウント値
がリセットされる。メモリ回路１においてはアドレス信
号５２に従ってメモリセルが順次選択されてデータ入力
端子ＤＩから入力されたデータが書き込まれていく。読
み出しにおいても読み出しカウンタ回路７が存在し、読
み出しアドレス信号７２がメモリ回路１に与えられてデ
ータ出力回路１０の出力端子ＤＯから書き込みされた順
番でデータが読み出される。
従来のＦＩＦＯメモリの構成を示す。メモリ回路１はメ
モリセルがマトリクス状に配置されており書き込みと読
み出しの回路を独立に設けることで非同期に書き込みと
読み出し動作を行うことができる。５は書き込みクロッ
ク信号ＷＣＫをカウントして書き込みアドレス信号５２
を生成するための書き込みカウンタ回路である。カウン
タ回路５は書き込み信号ＷＥにＬレベルが与えられ書き
込み可能の状態でＷＣＫのＬからＨへの変化でカウント
アップし、リセット信号ＷＲＳがＬになるとカウント値
がリセットされる。メモリ回路１においてはアドレス信
号５２に従ってメモリセルが順次選択されてデータ入力
端子ＤＩから入力されたデータが書き込まれていく。読
み出しにおいても読み出しカウンタ回路７が存在し、読
み出しアドレス信号７２がメモリ回路１に与えられてデ
ータ出力回路１０の出力端子ＤＯから書き込みされた順
番でデータが読み出される。
【０００４】図３の２ポートメモリセルは素子数が少な
く高集積が可能であるもののビット線の電位状態によっ
て動作が大きく影響を受ける。例えばビット線の電位が
低いままワード線が立ち上がるとメモリセルの状態が反
転してデータが消失してしまったり、データ読み出しの
前にビット線に電位差があるとアクセスが遅れたりす
る。これを回避するにはサイクルが変化して次のアドレ
スに移行するときに相補のビット線のプリチャージとイ
コライズを十分に行う必要がある。
く高集積が可能であるもののビット線の電位状態によっ
て動作が大きく影響を受ける。例えばビット線の電位が
低いままワード線が立ち上がるとメモリセルの状態が反
転してデータが消失してしまったり、データ読み出しの
前にビット線に電位差があるとアクセスが遅れたりす
る。これを回避するにはサイクルが変化して次のアドレ
スに移行するときに相補のビット線のプリチャージとイ
コライズを十分に行う必要がある。
【０００５】
【発明が解決しようとする課題】大きなメモリ容量のＦ
ＩＦＯを高密度で実現するにはビット線あたりに接続す
るメモリセルの数を増やす必要がある。これに伴いビッ
ト線の静電容量は増加するのでイコライズ、プリチャー
ジに長い時間を要することになる。従来のＦＩＦＯメモ
リではこの時間はそのままサイクルタイムの増加につな
がるため動作速度の低下が避けられなかった。
ＩＦＯを高密度で実現するにはビット線あたりに接続す
るメモリセルの数を増やす必要がある。これに伴いビッ
ト線の静電容量は増加するのでイコライズ、プリチャー
ジに長い時間を要することになる。従来のＦＩＦＯメモ
リではこの時間はそのままサイクルタイムの増加につな
がるため動作速度の低下が避けられなかった。
【０００６】本発明は上記問題を解決するためになされ
たものであり、その目的は高密度で高速動作が可能な大
容量のＦＩＦＯメモリを構成する半導体記憶装置を提供
することにある。
たものであり、その目的は高密度で高速動作が可能な大
容量のＦＩＦＯメモリを構成する半導体記憶装置を提供
することにある。
【０００７】
【課題を解決するための手段】本発明の請求項１に記載
した半導体記憶装置は、各々が書き込みポートと読み出
しポートを持つ複数のメモリ回路と、書き込みクロック
信号をカウントする第１のカウンタ回路と、前記メモリ
回路の中で書き込み対象となるものを選択する第１のデ
コーダ回路と、読み出しクロック信号をカウントする第
２のカウンタ回路と、前記メモリ回路の中ので読み出し
対象となるものを選択する第２のデコーダ回路を備えて
おり、前記第１のカウンタ回路の最下位ビットを含む一
部の出力ビットが前記第１のデコーダ回路に入力されて
残りの出力ビットが書き込みアドレスとして前記メモリ
回路に共通に与えられ、前記第２のカウンタ回路の最下
位ビットを含む一部の出力ビットが前記第２のデコーダ
回路に入力されて残りの出力ビットが読み出しアドレス
として前記メモリ回路に共通に与えられることを特徴と
する。
した半導体記憶装置は、各々が書き込みポートと読み出
しポートを持つ複数のメモリ回路と、書き込みクロック
信号をカウントする第１のカウンタ回路と、前記メモリ
回路の中で書き込み対象となるものを選択する第１のデ
コーダ回路と、読み出しクロック信号をカウントする第
２のカウンタ回路と、前記メモリ回路の中ので読み出し
対象となるものを選択する第２のデコーダ回路を備えて
おり、前記第１のカウンタ回路の最下位ビットを含む一
部の出力ビットが前記第１のデコーダ回路に入力されて
残りの出力ビットが書き込みアドレスとして前記メモリ
回路に共通に与えられ、前記第２のカウンタ回路の最下
位ビットを含む一部の出力ビットが前記第２のデコーダ
回路に入力されて残りの出力ビットが読み出しアドレス
として前記メモリ回路に共通に与えられることを特徴と
する。
【０００８】本発明の請求項２に記載された半導体記憶
装置は、請求項１記載の半導体記憶装置において、前記
第１のデコーダ回路あるいは第２のデコーダ回路から選
択信号が与えられていないときは全ての書き込みワード
線あるいは読み出しワード線は立ち下がり、ビット線は
プリチャージされることを特徴とする。
装置は、請求項１記載の半導体記憶装置において、前記
第１のデコーダ回路あるいは第２のデコーダ回路から選
択信号が与えられていないときは全ての書き込みワード
線あるいは読み出しワード線は立ち下がり、ビット線は
プリチャージされることを特徴とする。
【０００９】
【作用】第１のカウンタ回路の最下位ビットが第１のデ
コーダ回路に入力されているので書き込みクロック信号
が現れるたびに選択されるメモリ回路が変わって行く。
読み出しにおいても同様にして読み出しクロック信号の
たびにメモリ回路が切り替わり、あるサイクルで選択さ
れたメモリ回路は次のサイクルでは非選択になる。
コーダ回路に入力されているので書き込みクロック信号
が現れるたびに選択されるメモリ回路が変わって行く。
読み出しにおいても同様にして読み出しクロック信号の
たびにメモリ回路が切り替わり、あるサイクルで選択さ
れたメモリ回路は次のサイクルでは非選択になる。
【００１０】
【発明の実施の形態】図１は本発明による第１の実施例
を示すＦＩＦＯメモリの半導体記憶装置の回路図であ
る。この例ではメモリ回路は１と２の２つの部分に分か
れており、各々独自に動作が可能になっている。
を示すＦＩＦＯメモリの半導体記憶装置の回路図であ
る。この例ではメモリ回路は１と２の２つの部分に分か
れており、各々独自に動作が可能になっている。
【００１１】書き込みカウンタ回路５は書き込み信号Ｗ
ＥにＬレベルが与えられ書き込み可能の状態で書き込み
クロック信号ＷＣＫのＬからＨへの変化でカウントアッ
プし、リセット信号ＷＲＳがＬになるとカウント値がリ
セットされる。その出力は５０と５２であり、５０はカ
ウンタの最下位の１ビットの信号で５２は残りの最上位
までのビットを表している。５０はデコーダ回路６に入
力されてメモリ回路１の選択信号６０とその反転信号で
あるメモリ回路２の選択信号６１にデコードされる。一
方５２はメモリ回路１と２に共通に与えられており各メ
モリ内部のメモリセルのアドレス信号になる。読み出し
の回路も書き込みと同様の構成であり読み出し信号Ｒ
Ｅ、読み出しクロック信号ＲＣＫ、読み出しリセット信
号ＲＲＳを入力とする読み出しカウンタ回路７と、その
最下位ビット７０を入力とするデコーダ回路８が存在す
る。データ出力回路１０はメモリ回路１と２で読み出し
状態にある側のデータを出力端子ＤＯから出力する。
ＥにＬレベルが与えられ書き込み可能の状態で書き込み
クロック信号ＷＣＫのＬからＨへの変化でカウントアッ
プし、リセット信号ＷＲＳがＬになるとカウント値がリ
セットされる。その出力は５０と５２であり、５０はカ
ウンタの最下位の１ビットの信号で５２は残りの最上位
までのビットを表している。５０はデコーダ回路６に入
力されてメモリ回路１の選択信号６０とその反転信号で
あるメモリ回路２の選択信号６１にデコードされる。一
方５２はメモリ回路１と２に共通に与えられており各メ
モリ内部のメモリセルのアドレス信号になる。読み出し
の回路も書き込みと同様の構成であり読み出し信号Ｒ
Ｅ、読み出しクロック信号ＲＣＫ、読み出しリセット信
号ＲＲＳを入力とする読み出しカウンタ回路７と、その
最下位ビット７０を入力とするデコーダ回路８が存在す
る。データ出力回路１０はメモリ回路１と２で読み出し
状態にある側のデータを出力端子ＤＯから出力する。
【００１２】書き込み、読み出しのいずれもカウンタ回
路５、７の出力の最下位ビット５０、７０がメモリ回路
１と２の選択を制御することからクロック信号ＷＣＫ、
ＲＣＫがカウントされるたびに動作するメモリ回路が
１、２と交互に切り替わる。各メモリ回路内部のアドレ
スとなる５２と７２はクロック信号のさらに長い周期で
変化する。
路５、７の出力の最下位ビット５０、７０がメモリ回路
１と２の選択を制御することからクロック信号ＷＣＫ、
ＲＣＫがカウントされるたびに動作するメモリ回路が
１、２と交互に切り替わる。各メモリ回路内部のアドレ
スとなる５２と７２はクロック信号のさらに長い周期で
変化する。
【００１３】図２は図１にあるメモリ回路１、２の内部
構成を示す回路図であり、２ポートメモリ回路である。
また図２の中のメモリセルＭＣの回路図を図３に示す。
図２においてメモリセルは行と列にアレイされており、
書き込みアドレス信号６０から書き込みアドレスデコー
ダとカラムデコーダを経由してメモリセルＭＣの書き込
みワード線とビット線が選択される。５２はメモリ回路
の書き込み選択信号であり、選択状態の時は書き込みデ
ータバッファと書き込みアドレスデコーダを動作させて
メモリセルへの書き込みを行い、非選択状態の時はこれ
らの回路の動作を停止して全ての書き込みワード線を立
ち下げると共にプリチャージ信号１１０をＨレベルにし
てＭＯＳＦＥＴ１０１をオンさせビット線のプリチャー
ジを行う。書き込みビット線には常時オンのＭＯＳＦＥ
Ｔ１００も存在するが書き込みを妨げないで、かつ大き
なビット線の静電容量を短時間でチャージするには１０
１を付加して制御する必要がある。読み出しも書き込み
と同様な回路が備わっており、メモリ回路の読み出し選
択信号７２に応じて読み出しビット線のプリチャージを
短時間で行うためにＭＯＳＦＥＴ２０１がある。
構成を示す回路図であり、２ポートメモリ回路である。
また図２の中のメモリセルＭＣの回路図を図３に示す。
図２においてメモリセルは行と列にアレイされており、
書き込みアドレス信号６０から書き込みアドレスデコー
ダとカラムデコーダを経由してメモリセルＭＣの書き込
みワード線とビット線が選択される。５２はメモリ回路
の書き込み選択信号であり、選択状態の時は書き込みデ
ータバッファと書き込みアドレスデコーダを動作させて
メモリセルへの書き込みを行い、非選択状態の時はこれ
らの回路の動作を停止して全ての書き込みワード線を立
ち下げると共にプリチャージ信号１１０をＨレベルにし
てＭＯＳＦＥＴ１０１をオンさせビット線のプリチャー
ジを行う。書き込みビット線には常時オンのＭＯＳＦＥ
Ｔ１００も存在するが書き込みを妨げないで、かつ大き
なビット線の静電容量を短時間でチャージするには１０
１を付加して制御する必要がある。読み出しも書き込み
と同様な回路が備わっており、メモリ回路の読み出し選
択信号７２に応じて読み出しビット線のプリチャージを
短時間で行うためにＭＯＳＦＥＴ２０１がある。
【００１４】次に図４のタイムチャートをもとに図１の
回路の動作を説明する。このタイムチャートは連続した
４回の読み出しを示しておりＲＣＫのＬからＨへの変化
で各サイクルが始まる。まず最初のサイクルＣ１で読み
出しカウンタの最下位ビットはＬレベルであるとしてメ
モリ回路１の選択信号はＨレベル、メモリ回路２の選択
信号はＬレベルである。従ってメモリ回路１が選択され
ワード線Ｍ１が立ち上がりビット線にデータが現れてデ
ータ出力端子ＤＯにＤ１が読み出される。一方、この期
間は非選択のメモリ回路２の全てのワード線はＬレベル
でビット線は高電位にチャージされている。サイクルＣ
２になると読み出しカウンタの最下位ビットはＨレベル
に変わりメモリ回路１が非選択になり、代わってメモリ
回路２が選択される。メモリ回路２のワード線Ｍ２が立
ち上がり出力端子ＤＯにデータＤ２が読み出される。こ
のときメモリ回路１のワード線は立ち下がりビット線は
プリチャージのＭＯＳＦＥＴによって高電位にチャージ
され相補のビット線の電位差はなくなり等電位化（イコ
ライズ）されていく。次のサイクルＣ３になり再びメモ
リ回路１が選択されるときにはビット線のプリチャージ
とイコライズは完了している。Ｃ３ではアドレス信号が
カウントアップされているので立ち上がるワード線はＭ
１からＭ３に移る。
回路の動作を説明する。このタイムチャートは連続した
４回の読み出しを示しておりＲＣＫのＬからＨへの変化
で各サイクルが始まる。まず最初のサイクルＣ１で読み
出しカウンタの最下位ビットはＬレベルであるとしてメ
モリ回路１の選択信号はＨレベル、メモリ回路２の選択
信号はＬレベルである。従ってメモリ回路１が選択され
ワード線Ｍ１が立ち上がりビット線にデータが現れてデ
ータ出力端子ＤＯにＤ１が読み出される。一方、この期
間は非選択のメモリ回路２の全てのワード線はＬレベル
でビット線は高電位にチャージされている。サイクルＣ
２になると読み出しカウンタの最下位ビットはＨレベル
に変わりメモリ回路１が非選択になり、代わってメモリ
回路２が選択される。メモリ回路２のワード線Ｍ２が立
ち上がり出力端子ＤＯにデータＤ２が読み出される。こ
のときメモリ回路１のワード線は立ち下がりビット線は
プリチャージのＭＯＳＦＥＴによって高電位にチャージ
され相補のビット線の電位差はなくなり等電位化（イコ
ライズ）されていく。次のサイクルＣ３になり再びメモ
リ回路１が選択されるときにはビット線のプリチャージ
とイコライズは完了している。Ｃ３ではアドレス信号が
カウントアップされているので立ち上がるワード線はＭ
１からＭ３に移る。
【００１５】このように本発明の半導体記憶装置は読み
出しクロック毎に動作するメモリ回路を切り替えていく
ので、あるサイクルで選択されたメモリ回路は次のサイ
クルでは必ず非選択になる。非選択の期間にビット線の
プリチャージとイコライズを行って再び選択されるまで
動作の準備を行う。プリチャージとイコライズを十分に
行うことにより次に選択されるメモリセルのデータは消
失されることなく保護され、速やかにビット線上にデー
タを読み出すことができる。書き込みの場合もアドレス
の動きに関しては読み出しの場合と同一であるが、選択
されたビット線に書き込むデータを与える部分が異な
る。しかし非選択のビット線に関しては読み出しの場合
と同等でありワード線が立ち上がる前にプリチャージを
行うことでメモリセルのデータは保護される。
出しクロック毎に動作するメモリ回路を切り替えていく
ので、あるサイクルで選択されたメモリ回路は次のサイ
クルでは必ず非選択になる。非選択の期間にビット線の
プリチャージとイコライズを行って再び選択されるまで
動作の準備を行う。プリチャージとイコライズを十分に
行うことにより次に選択されるメモリセルのデータは消
失されることなく保護され、速やかにビット線上にデー
タを読み出すことができる。書き込みの場合もアドレス
の動きに関しては読み出しの場合と同一であるが、選択
されたビット線に書き込むデータを与える部分が異な
る。しかし非選択のビット線に関しては読み出しの場合
と同等でありワード線が立ち上がる前にプリチャージを
行うことでメモリセルのデータは保護される。
【００１６】図５は本発明による第２の実施例を示すＦ
ＩＦＯメモリの半導体記憶装置の回路図である。メモリ
回路は４つの部分１、２、３、４に分かれている。書き
込みカウンタ回路５の下位２ビットの出力５０、５１が
デコーダ回路６に入力されて各メモリ回路の選択信号６
０、６１、６２、６３にデコードされる。残りの最上位
までのビット５２は各メモリセルに共通に与えられる。
この構成は読み出し回路においても同じであり、さらに
データ出力回路１０では選択されたメモリ回路のデータ
をＤＯから出力する。
ＩＦＯメモリの半導体記憶装置の回路図である。メモリ
回路は４つの部分１、２、３、４に分かれている。書き
込みカウンタ回路５の下位２ビットの出力５０、５１が
デコーダ回路６に入力されて各メモリ回路の選択信号６
０、６１、６２、６３にデコードされる。残りの最上位
までのビット５２は各メモリセルに共通に与えられる。
この構成は読み出し回路においても同じであり、さらに
データ出力回路１０では選択されたメモリ回路のデータ
をＤＯから出力する。
【００１７】メモリ回路が４つに分かれクロック信号が
入力される毎に動作するメモリ回路が１、２、３、４と
移っていくので、各メモリ回路においては動作した後の
続く３サイクルでビット線のプリチャージとイコライズ
が行われる。図６は図５中のメモリ回路の内部構成を示
す回路図であり、ビット線のプリチャージは常時オンの
ＭＯＳＦＥＴ１００、２００だけで行っている。３サイ
クルという長い非選択期間にプリチャージできればよい
ので、このように駆動力の弱いＭＯＳＦＥＴだけでも十
分である。メモリ回路の分割を多くするほどワード線に
よって一度に選択されるメモリセルの数は減少する。即
ち図７の従来例に対して図１の回路では一本のワード線
に接続されるメモリセルの数は１／２になり、図５の回
路では１／４になる。ビット線からメモリセルに流れて
消費される電流も図１では１／２、図５では１／４に減
る。
入力される毎に動作するメモリ回路が１、２、３、４と
移っていくので、各メモリ回路においては動作した後の
続く３サイクルでビット線のプリチャージとイコライズ
が行われる。図６は図５中のメモリ回路の内部構成を示
す回路図であり、ビット線のプリチャージは常時オンの
ＭＯＳＦＥＴ１００、２００だけで行っている。３サイ
クルという長い非選択期間にプリチャージできればよい
ので、このように駆動力の弱いＭＯＳＦＥＴだけでも十
分である。メモリ回路の分割を多くするほどワード線に
よって一度に選択されるメモリセルの数は減少する。即
ち図７の従来例に対して図１の回路では一本のワード線
に接続されるメモリセルの数は１／２になり、図５の回
路では１／４になる。ビット線からメモリセルに流れて
消費される電流も図１では１／２、図５では１／４に減
る。
【００１８】
【発明の効果】以上説明したように本発明によれば、各
メモリ回路のビット線のプリチャージとイコライズを非
選択のサイクル期間中に行うことができるのでサイクル
タイムを短縮することが可能になり高速動作が可能なＦ
ＩＦＯメモリを構成する半導体記憶装置を提供できる。
またメモリ回路を複数に分けることで半導体記憶装置の
消費電流も低減できる。
メモリ回路のビット線のプリチャージとイコライズを非
選択のサイクル期間中に行うことができるのでサイクル
タイムを短縮することが可能になり高速動作が可能なＦ
ＩＦＯメモリを構成する半導体記憶装置を提供できる。
またメモリ回路を複数に分けることで半導体記憶装置の
消費電流も低減できる。
【図１】本発明による第１の実施例のＦＩＦＯメモリの
半導体記憶装置の回路図である。
半導体記憶装置の回路図である。
【図２】図１に示した実施例のメモリ回路の回路図であ
る。
る。
【図３】図２に示した実施例のメモリセルの回路図であ
る。
る。
【図４】図１に示した実施例のタイミング図である。
【図５】本発明による第２の実施例のＦＩＦＯメモリの
半導体記憶装置の回路図である。
半導体記憶装置の回路図である。
【図６】図５に示した実施例のメモリ回路の回路図であ
る。
る。
【図７】従来のＦＩＦＯメモリの回路図である。
１、２、３、４ メモリ回路 ５ 書き込みカウンタ回路 ７ 読み出しカウンタ回路 ６、８ デコーダ回路 ９ データ入力回路 １０ データ出力回路
Claims (2)
- 【請求項１】各々が書き込みポートと読み出しポートを
持つ複数のメモリ回路と、書き込みクロック信号をカウ
ントする第１のカウンタ回路と、前記メモリ回路の中で
書き込み対象となるものを選択する第１のデコーダ回路
と、読み出しクロック信号をカウントする第２のカウン
タ回路と、前記メモリ回路の中ので読み出し対象となる
ものを選択する第２のデコーダ回路を備えており、前記
第１のカウンタ回路の最下位ビットを含む一部の出力ビ
ットが前記第１のデコーダ回路に入力されて残りの出力
ビットが書き込みアドレスとして前記メモリ回路に共通
に与えられ、前記第２のカウンタ回路の最下位ビットを
含む一部の出力ビットが前記第２のデコーダ回路に入力
されて残りの出力ビットが読み出しアドレスとして前記
メモリ回路に共通に与えられることを特徴とする半導体
記憶装置。 - 【請求項２】請求項１記載の前記メモリ回路は、前記第
１のデコーダ回路あるいは第２のデコーダ回路から選択
信号が与えられていないときは全ての書き込みワード線
あるいは読み出しワード線は立ち下がり、ビット線はプ
リチャージされることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8154681A JPH103782A (ja) | 1996-06-14 | 1996-06-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8154681A JPH103782A (ja) | 1996-06-14 | 1996-06-14 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH103782A true JPH103782A (ja) | 1998-01-06 |
Family
ID=15589598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8154681A Withdrawn JPH103782A (ja) | 1996-06-14 | 1996-06-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH103782A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19919909A1 (de) * | 1999-04-30 | 2000-11-02 | Siemens Nixdorf Banking Syst | Signierung und Signaturprüfung von Nachrichten |
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| KR100618787B1 (ko) * | 1998-06-24 | 2007-03-02 | 삼성전자주식회사 | 데이터가 라이트/리드되는 실시간을 증가시키는 반도체 메모리장치 및 이의 데이터 전송방법 |
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