KR100649864B1 - 반도체 패키지 및 그 제조방법 - Google Patents
반도체 패키지 및 그 제조방법 Download PDFInfo
- Publication number
- KR100649864B1 KR100649864B1 KR1020000083371A KR20000083371A KR100649864B1 KR 100649864 B1 KR100649864 B1 KR 100649864B1 KR 1020000083371 A KR1020000083371 A KR 1020000083371A KR 20000083371 A KR20000083371 A KR 20000083371A KR 100649864 B1 KR100649864 B1 KR 100649864B1
- Authority
- KR
- South Korea
- Prior art keywords
- printed circuit
- circuit board
- chip
- semiconductor package
- lead terminals
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
- H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49517—Additional leads
- H01L23/4952—Additional leads the additional leads being a bump or a wire
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로서, 상부칩과 하부칩간의 간격을 솔더볼과 같은 인출단자로 유지시켜 서로간의 와이어 본딩된 상태를 간섭되지 않도록 한 구조, 그리고 입출력단자를 상하면 모두에 부착 가능한 상하 대칭형 구조의 칩 적층형 반도체 패키지 및 그 제조방법을 제공하고자 한 것이고, 또한 상기 칩 적층형 반도체 패키지를 적층한 구조의 반도체 패키지를 제공하고자 한 것이다.
적층형 반도체 패키지, 칩 적층형, 인쇄회로기판, 인출단자
Description
도 1은 본 발명에 따른 반도체 패키지의 제조방법을 순서대로 나타내는 단면도,
도 2는 본 발명의 반도체 패키지를 나타내는 단면도,
도 3은 도 2의 반도체 패키지를 적층한 구현예를 나타내는 단면도,
도 4는 종래에 반도체 칩이 적층된 반도체 패키지의 일례를 보여주는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 상부 인쇄회로기판 12 : 하부 인쇄회로기판
14 : 연결용 인출단자 16 : 상부칩
18 : 하부칩 20 : 상부와이어
22 : 하부와이어 24 : 인출단자
26 : 수지 28 : 인출단자 부착용 전도성패턴
30 : 수지층 32 : 전도성패턴
34 : 커버코트 36 : 와이어 본딩용 전도성패턴
44 : 인터포져 100,200 : 반도체 패키지
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 반도체 칩이 적층된 새로운 구조의 반도체 패키지 및 그 제조방법에 관한 것이다.
통상적으로 반도체 패키지는 반도체 칩 자체만으로는 외부로부터 전기를 공급받아 전기 신호를 전달해 주거나 전달 받을 수 없기 때문에, 반도체 칩의 각종 전기적인 신호를 외부로 용이하게 인출시키기 위하여 칩을 패키징하는 기술로서, 최근에는 반도체 패키지를 칩 크기에 가깝게 한 구조, 열방출 능력 및 전기적 수행능력을 극대화시킬 수 있는 구조, 신뢰성을 향상시키고 제조비용을 절감할 수 있는 등 구조등 리드프레임, 인쇄회로기판, 회로필름등의 각종 부재를 이용하여 다양한 구조로 제조되고 있다.
특히, 최근에는 고집적화를 실현하고 마더보드에 대한 실장면적을 크게 감소시킬 수 있도록 서로 다른 크기 또는 동일한 크기의 반도체 칩을 적층한 구조의 반도체 패키지, 그리고 반도체 패키지끼리 적층된 반도체 패키지의 개발이 계속 요구되고 있다.
따라서, 종래에는 동일한 크기의 반도체 칩이 적층된 구조의 반도체 패키지를 제조함에 있어서, 첨부한 도 4에 도시한 바와 같이, 적층될 상부칩과 하부칩 사이에 인터포져(44)와 같은 비전도성 소재를 끼워넣어 적층되는 칩 사이의 상하 간 격을 유지하고, 각각 위쪽을 향해 위치된 칩의 본딩패드와 부재의 본딩영역간을 와이어로 본딩하여 반도체 패키지(200)를 제조함에 따라, 인터포져에 의한 반도체 패키지의 두께가 증가하는 단점이 있고, 하부칩의 본딩패드와 부재의 본딩영역간을 연결하고 있는 와이어는 바로 위의 상부칩과의 간섭이 일어나, 와이어의 손상을 초래하는 단점이 있었다.
따라서, 본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 종래에 적층될 칩 사이의 간격을 유지하기 위하여 사용하였던 비전도성의 인터포져를 배제하고, 상부칩과 하부칩간의 간격을 솔더볼과 같은 인출단자로 유지시켜 서로간의 와이어 본딩된 상태가 간섭되지 않도록 한 구조, 그리고 입출력단자를 상하면 모두에 부착 가능한 상하 대칭형 구조의 칩 적층형 반도체 패키지 및 그 제조방법을 제공하는데 그 목적이 있다.
본 발명의 또 다른 목적은 상기 칩 적층형 반도체 패키지를 적층한 구조의 반도체 패키지를 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명은:
하부 인쇄회로기판과; 이 하부 인쇄회로기판의 칩부착영역에 부착된 하부칩과; 상기 하부칩의 본딩패드와 하부 인쇄회로기판의 와이어 본딩영역간에 본딩된 하부와이어와; 상기 하부 인쇄회로기판과 전기적인 신호 교환 가능하게 연결용 인출단자를 사이에 두고 부착된 상부 인쇄회로기판과; 상기 상부 인쇄회로기판의 칩부착영역에 부착된 상부칩과; 상기 상부칩의 본딩패드와 상부 인쇄회로기판의 와이어 본딩영역간에 본딩된 상부와이어와; 상기 적층된 상부 및 하부 인쇄회로기판 사이 공간의 상부칩과 하부칩, 상부와이어와 하부와이어, 연결용 인출단자를 몰딩하고 있는 수지와; 상기 하부 인쇄회로기판의 저면으로 노출된 인출단자 부착용 전도성패턴에 융착된 다수의 인출단자로 구성된 것을 특징으로 한다.
바람직한 구현예로서, 상기 상부 및 하부 인쇄회로기판 사이에 융착되어 있는 연결용 인출단자는 상부와이어와 하부와이어가 서로 닿지 않을 정도의 간격을 유지시켜 줄 수 있는 크기를 갖는 것을 특징으로 한다.
특히, 상기 하부 인쇄회로기판에 융착된 다수의 인출단자를 동일한 반도체 패키지의 상부 인쇄회로기판의 인출단자 부착용 전도성패턴에 융착시킴으로서, 상하로 적층된 반도체 패키지가 되도록 한 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 방법은:
반도체 칩이 부착되고, 와이어 본딩이 완료된 동일한 구조의 상부 및 하부 인쇄회로기판을 구비하는 단계와; 상기 상부 및 하부 인쇄회로기판의 각 상면에 노출된 전도성패턴에 서로 전기적인 접속 가능하도록 연결용 인출단자를 융착시켜, 상부 및 하부 인쇄회로기판이 적층되도록 한 단계와; 상기 상부 및 하부 인쇄회로기판 사이 공간에 수지를 공급하여, 상기 연결용 인출단자, 상부칩과 하부칩, 상부와이어와 하부와이어가 몰딩되도록 한 단계와; 상기 하부 인쇄회로기판의 저면으로 노출된 인출단자 부착용 전도성패턴에 다수의 인출단자를 융착시키는 단계로 이루어진 것을 특징으로 한다.
바람직한 구현예로서, 상기 하부 인쇄회로기판의 인출단자 부착용 전도성패턴에 융착되어 있는 다수의 인출단자를 동일한 반도체 패키지의 상부 인쇄회로기판의 인출단자 부착용 전도성패턴에 융착시켜 이루어지는 반도체 패키지의 적층 단계를 더 진행할 수 있는 것을 특징으로 한다.
여기서 본 발명의 실시예를 첨부한 도면을 참조로 더욱 상세하게 설명하면 다음과 같다.
첨부한 도 1은 본 발명에 따른 반도체 패키지의 제조방법을 순서대로 나타내는 단면도이고, 도 2는 도 1의 방법에 따라 완성된 칩 적층형 반도체 패키지를 나타내는 단면도이다.
상기 반도체 패키지 제조용 부재는 인쇄회로기판을 사용하여 제조하는 것이 바람직하고, 수지필름상에 전도성패턴이 식각 처리된 구조의 회로필름을 이용하여 제조하여도 무방하다.
상기 인쇄회로기판은 양면 구조로서, 첨부한 도 1내지 도 3에 도시한 바와 같이 베이스층인 절연재질의 수지층(30)과, 이 수지층(30)의 양면에 전기적인 배선 회로를 이루며 얇게 식각 처리된 동재질의 전도성패턴(32)과. 상기 전도성패턴중 와이어 본딩용 전도성패턴(36)과 인출단자 부착용 전도성패턴(28)을 외부로 노출시키면서 수지층(30)상에 도포된 커버코트(34)로 구성되어 있다.
상기와 같은 구조로 이루어진 인쇄회로기판의 중앙면은 대개 커버코트로 도 포된 칩부착영역으로 형성되는 바, 이 칩부착영역에 반도체 칩을 부착하고, 이어서 상기 반도체 칩의 본딩패드와 인쇄회로기판의 와이어 본딩용 전도성패턴간을 와이어로 본딩하는 단계를 미리 진행하게 된다.
이에따라, 본 발명의 반도체 패키지를 제조함에 있어, 반도체 칩이 부착되고, 와이어 본딩이 완료된 동일한 구조의 상부 및 하부 인쇄회로기판(10,12)를 제공하는 단계(110)가 이루어진다.
다음으로, 상기 상부 및 하부 인쇄회로기판(10,12)을 연결용 인출단자(14)를 이용하여 적층하는 단계(120)를 진행하는 바, 서로간의 전기적인 접속이 가능하도록 상부 및 하부 인쇄회로기판(10,12)의 상면으로 노출된 전도성패턴(28)에 전도성의 솔더볼과 같은 연결용 인출단자(14)를 융착시킴으로써, 상부 및 하부 인쇄회로기판(10,12)이 서로 적층되어진다.
이때, 상기 상부 인쇄회로기판(10)의 상부칩(16)과 상부와이어(20)는 상기 하부 인쇄회로기판(12)의 하부칩(18) 및 하부와이어(22)와 서로 마주보는 상태가 된다.
특히, 상기 연결용 인출단자(14)는 상기 상부와이어(20)와 하부와이어(22)가 서로 닿지 않을 정도의 간격을 유지해줄 수 있는 크기의 것을 사용하는 것이 바람직하다.
다음으로, 상기 연결용 인출단자(14)에 의하여 전기적으로 접촉 가능하게 적층된 상부 및 하부 인쇄회로기판(10,12)의 사이공간에 수지(26)를 공급하여, 상기 상부칩(16)과 하부칩(18), 상부와이어(20)와 하부와이어(22), 연결용 인출단자(14) 를 몰딩하는 단계(130)를 진행하게 된다.
마지막으로, 상기 하부 인쇄회로기판(12)의 저면으로 노출된 인출단자 부착용 전도성패턴(28)에 전도성의 솔더볼과 다수의 인출단자(24)를 융착시키는 단계(140)를 진행함으로써, 첨부한 도 2에 도시한 바와 같이 상하 대칭 구조의 칩 적층형 반도체 패키지(100)로 제조되어진다.
물론, 상기 반도체 패키지(100)는 연결용 인출단자(14)를 중심으로 상하 대칭형 구조이기 때문에 상부 인쇄회로기판(10)의 인출단자 부착용 전도성패턴(28)에 인출단자(24)를 융착하여도 동일한 구조가 된다.
한편, 상기와 같이 제조된 반도체 패키지(100)를 적층하여 구성할 수 있는데, 상기 반도체 패키지(100)의 하부 인쇄회로기판(12) 저면에 융착되어 있는 인출단자를 동일한 구조의 반도체 패키지(100)의 상부 인쇄회로기판(10)의 인출단자 부착용 전도성패턴(28)에 융착시킴으로써, 적층된 구조의 반도체 패키지로 제조되고, 물론 첨부한 도 3에 도시한 바와 같이 동일한 방식으로 2개 이상의 반도체 패키지도 적층 가능하다.
이상에서 본 바와 같이, 본 발명에 따른 반도체 패키지 및 그 제조방법에 의하면, 종래의 비전도성의 인터포져를 상부칩과 하부칩 사이에 위치시켜 적층하는 방법을 배제하고, 상부칩과 하부칩간의 간격을 솔더볼과 같은 인출단자로 유지시킬 수 있고, 입출력단자를 상하면 모두에 부착할 수 있는 장점이 있다.
특히, 입출력단자를 상하면 모두에 부착 가능하여, 반도체 패키지를 용이하 게 적층 구성할 수 있는 장점이 있다.
Claims (5)
- 하부 인쇄회로기판과;상기 하부 인쇄회로기판의 칩부착영역에 부착된 하부칩과;상기 하부칩의 본딩패드와 하부 인쇄회로기판의 와이어 본딩영역간에 본딩된 하부와이어와;상기 하부 인쇄회로기판과 전기적인 신호 교환 가능하게 연결용 인출단자를 사이에 두고 부착된 상부 인쇄회로기판과;상기 상부 인쇄회로기판의 칩부착영역에 부착된 상부칩과; 상기 상부칩의 본딩패드와 상부 인쇄회로기판의 와이어 본딩영역간에 본딩된 상부와이어와;상기 적층된 상부 및 하부 인쇄회로기판 사이 공간의 상부칩과 하부칩, 상부와이어와 하부와이어, 연결용 인출단자를 몰딩하고 있는 수지와;상기 하부 인쇄회로기판의 저면으로 노출된 인출단자 부착용 전도성패턴에 융착된 다수의 인출단자로 구성된 것을 특징으로 하는 반도체 패키지.
- 제 1 항에 있어서, 상기 상부 및 하부 인쇄회로기판 사이에 융착되어 있는 연결용 인출단자는 상부와이어와 하부와이어가 서로 닿지 않을 정도의 간격을 유지시켜 줄 수 있는 크기를 갖는 것을 특징으로 하는 반도체 패키지.
- 제 1 항에 있어서, 상기 하부 인쇄회로기판에 융착된 다수의 인출단자를 동일한 반도체 패키지의 상부 인쇄회로기판의 인출단자 부착용 전도성패턴에 융착시킴으로서, 상하로 적층된 반도체 패키지가 되도록 한 것을 특징으로 하는 반도체 패키지.
- 반도체 칩이 부착되고, 와이어 본딩이 완료된 동일한 구조의 상부 및 하부 인쇄회로기판을 구비하는 단계와;상기 상부 및 하부 인쇄회로기판의 각 상면에 노출된 전도성패턴에 서로 전기적인 접속 가능하도록 연결용 인출단자를 융착시켜, 상부 및 하부 인쇄회로기판이 적층되도록 한 단계와;상기 상부 및 하부 인쇄회로기판 사이 공간에 수지를 공급하여, 상기 연결용 인출단자, 상부칩과 하부칩, 상부와이어와 하부와이어가 몰딩되도록 한 단계와;상기 하부 인쇄회로기판의 저면으로 노출된 인출단자 부착용 전도성패턴에 다수의 인출단자를 융착시키는 단계로 이루어진 것을 특징으로 하는 반도체 패키지 제조방법.
- 제 4 항에 있어서, 상기 하부 인쇄회로기판의 인출단자 부착용 전도성패턴에 융착되어 있는 다수의 인출단자를 동일한 반도체 패키지의 상부 인쇄회로기판의 인출단자 부착용 전도성패턴에 융착시켜 이루어지는 반도체 패키지의 적층 단계를 더 진행할 수 있는 것을 특징으로 하는 반도체 패키지 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000083371A KR100649864B1 (ko) | 2000-12-27 | 2000-12-27 | 반도체 패키지 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000083371A KR100649864B1 (ko) | 2000-12-27 | 2000-12-27 | 반도체 패키지 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020053661A KR20020053661A (ko) | 2002-07-05 |
| KR100649864B1 true KR100649864B1 (ko) | 2006-11-24 |
Family
ID=27687060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000083371A KR100649864B1 (ko) | 2000-12-27 | 2000-12-27 | 반도체 패키지 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100649864B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100813625B1 (ko) | 2006-11-15 | 2008-03-14 | 삼성전자주식회사 | 반도체 소자 패키지 |
| US10475770B2 (en) * | 2017-02-28 | 2019-11-12 | Amkor Technology, Inc. | Semiconductor device having stacked dies and stacked pillars and method of manufacturing thereof |
-
2000
- 2000-12-27 KR KR1020000083371A patent/KR100649864B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020053661A (ko) | 2002-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7391105B2 (en) | Unit semiconductor chip and multi chip package with center bonding pads and methods for manufacturing the same | |
| KR100333388B1 (ko) | 칩 사이즈 스택 패키지 및 그의 제조 방법 | |
| US8916958B2 (en) | Semiconductor package with multiple chips and substrate in metal cap | |
| JPH07335783A (ja) | 半導体装置及び半導体装置ユニット | |
| KR101056747B1 (ko) | 반도체 패키지 및 그 제조 방법 | |
| KR20020018058A (ko) | 반도체 장치 | |
| KR20030018642A (ko) | 스택 칩 모듈 | |
| KR20080027586A (ko) | 반도체 다이 모듈 및 반도체 패키지와 반도체 패키지 제조방법 | |
| KR20130129712A (ko) | 반도체 패키지 및 이의 제조방법 | |
| JP2001196526A (ja) | マルチベアチップ実装体、マルチチップパッケージ、半導体装置、ならびに電子機器 | |
| KR100649864B1 (ko) | 반도체 패키지 및 그 제조방법 | |
| KR100341517B1 (ko) | 반도체 패키지 및 그 제조방법 | |
| JP3656861B2 (ja) | 半導体集積回路装置及び半導体集積回路装置の製造方法 | |
| KR100498470B1 (ko) | 적층형 반도체 패키지 및 그 제조방법 | |
| KR20010068513A (ko) | 윈도우가 구비된 회로기판을 포함하는 적층 칩 패키지 | |
| KR101141707B1 (ko) | 반도체 패키지 및 그 제조 방법 | |
| KR20020053663A (ko) | 반도체 패키지 | |
| KR19980022344A (ko) | 적층형 bga 반도체패키지 | |
| JP2001118954A (ja) | 半導体装置 | |
| KR100376884B1 (ko) | 스택 패키지 | |
| KR100788340B1 (ko) | 반도체 패키지 | |
| KR20020064415A (ko) | 반도체 패키지 | |
| KR20000040734A (ko) | 적층형 마이크로 비지에이 패키지 | |
| KR100705248B1 (ko) | 반도체 패키지 및 그 제조방법 | |
| KR100924553B1 (ko) | 메모리 모듈 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121102 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20131104 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20141104 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20151103 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20161102 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20171109 Year of fee payment: 12 |