KR100632121B1 - Method of forming metal line of semiconductor device using dual damascene process - Google Patents

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Abstract

A method for forming a metal interconnection in a semiconductor device is provided to prevent fail of patterns and defects by previously depositing a second nitride layer on an oxide layer as an interlayer dielectric in dual damascene processing. A first nitride layer(21), an oxide layer(22) and a second nitride layer(23) are sequentially deposited on a lower metal line. A via(24) is formed in the oxide layer by selectively etching the second nitride layer. A photoresist layer is filled partially in the via. A trench(26) is formed by using the photoresist layer as an etch stop layer, after the second nitride layer is selectively removed. After the photoresist layer is eliminated, the exposed first nitride layer is removed. A barrier metal film is deposited on the resultant structure, and a metal interconnection(29) is then filled in the via and the trench.

Description

이중 다마신 공정을 이용한 반도체 소자의 금속 배선 형성 방법{Method of Forming Metal Line of Semiconductor Device Using Dual Damascene Process}Method of Forming Metal Line of Semiconductor Device Using Dual Damascene Process

도 1a 내지 도 1g는 종래 기술에 따른 이중 다마신 공정을 이용한 금속 배선 형성 방법을 나타내는 단면도들이다.1A to 1G are cross-sectional views illustrating a metal wiring forming method using a dual damascene process according to the prior art.

도 2a 내지 도 2g는 본 발명의 제1 실시예에 따른 이중 다마신 공정을 이용한 금속 배선 형성 방법을 나타내는 단면도들이다.2A to 2G are cross-sectional views illustrating a metal wiring forming method using a dual damascene process according to a first embodiment of the present invention.

도 3a 내지 도 3d는 본 발명의 제2 실시예에 따른 이중 다마신 공정을 이용한 금속 배선 형성 방법을 나타내는 단면도들이다.3A to 3D are cross-sectional views illustrating a metal wiring forming method using a dual damascene process according to a second embodiment of the present invention.

<도면에 사용된 참조 번호의 설명><Description of Reference Number Used in Drawing>

11, 21, 23, 31, 33: 질화막 12, 22, 32: 산화막11, 21, 23, 31, 33: nitride film 12, 22, 32: oxide film

13, 24, 34: 비아 14, 25: 감광막13, 24, 34: Via 14, 25: photosensitive film

15, 26, 35: 트렌치 16, 27: 장벽 금속막15, 26, 35: trench 16, 27: barrier metal film

17, 28: 배선 물질 18: 패턴 불량17, 28: wiring material 18: bad pattern

19: 불순물 29: 확산 방지막19: Impurity 29: Diffusion prevention film

본 발명은 반도체 소자의 제조 기술에 관한 것으로서, 좀 더 구체적으로는 이중 다마신 공정을 이용하여 반도체 소자의 금속 배선을 형성하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technology for manufacturing a semiconductor device, and more particularly, to a method for forming a metal wiring of a semiconductor device using a dual damascene process.

최근 반도체 소자의 금속 배선, 특히 구리 배선을 형성하는 공정에 이중 다마신(dual damascene) 기술이 보편적으로 이용되고 있다. 이중 다마신 공정은 층간 절연막에 비아(via)와 트렌치(trench)를 형성한 후 구리를 매립하고 평탄화시키는 공정이다. 이중 다마신 공정을 이용하여 금속 배선을 형성하는 종래 기술 중의 하나가 도 1a 내지 도 1g에 도시되어 있다.Recently, a dual damascene technique has been widely used in the process of forming metal wiring, particularly copper wiring, of semiconductor devices. In the dual damascene process, vias and trenches are formed in the interlayer insulating film, and then copper is buried and planarized. One of the prior art for forming metal wiring using the dual damascene process is shown in FIGS. 1A-1G.

도 1a를 참조하면, 먼저 하부 금속 배선(도시되지 않음) 위에 층간 절연막으로서 질화막(11)과 산화막(12)을 차례로 증착한다.Referring to FIG. 1A, first, a nitride film 11 and an oxide film 12 are sequentially deposited as an interlayer insulating film on a lower metal wiring (not shown).

이어서, 도 1b에 도시된 바와 같이, 사진 식각 공정을 이용하여 산화막(12) 안에 비아(13)를 형성한다. 이 때, 산화막(12) 아래에 형성된 질화막(11)이 식각 정지층으로 이용된다.Subsequently, as shown in FIG. 1B, the via 13 is formed in the oxide film 12 using a photolithography process. At this time, the nitride film 11 formed under the oxide film 12 is used as an etch stop layer.

이어서, 도 1c에 도시된 바와 같이, 감광막을 전면 도포하고 패터닝하여 비아(13) 내부에만 감광막(14)을 남긴다.Subsequently, as shown in FIG. 1C, the photoresist is entirely coated and patterned to leave the photoresist 14 only inside the via 13.

이어서, 도 1d에 도시된 바와 같이, 사진 식각 공정을 이용하여 산화막(12) 상부에 트렌치(15)를 형성한다. 이 때, 비아(13) 내부에 형성된 감광막(14)이 식각 정지층으로 이용된다.Next, as shown in FIG. 1D, the trench 15 is formed on the oxide film 12 using a photolithography process. At this time, the photosensitive film 14 formed inside the via 13 is used as an etch stop layer.

이어서, 도 1e에 도시된 바와 같이, 비아(13) 내부의 감광막(도 1d의 14)을 제거한 후, 비아(13) 안에 노출된 질화막(11)을 제거한다.Subsequently, as shown in FIG. 1E, the photoresist film 14 (FIG. 1D) inside the via 13 is removed, and the nitride film 11 exposed in the via 13 is removed.

이어서, 도 1f에 도시된 바와 같이, 결과물 전면에 장벽 금속막(16)을 증착한 후, 비아(13) 내부와 트렌치(15) 내부를 배선 물질(17)로 매립한다.Subsequently, as shown in FIG. 1F, after the barrier metal film 16 is deposited on the entire surface of the resultant, the inside of the via 13 and the inside of the trench 15 are filled with the wiring material 17.

이어서, 도 1g에 도시된 바와 같이, 화학적 기계적 연마(CMP) 공정을 이용하여 산화막(12) 표면까지 배선 물질(17)을 제거함으로써 일련의 금속 배선 형성 공정을 완료한다.Subsequently, as shown in FIG. 1G, a series of metal wiring forming processes are completed by removing the wiring material 17 to the surface of the oxide film 12 using a chemical mechanical polishing (CMP) process.

그런데 이상 설명한 종래의 금속 배선 형성 방법은 다음과 같은 문제점이 있다. 화학적 기계적 연마 공정을 이용하여 배선 물질(17)을 제거할 때, 배선 물질(17)의 하부 막질은 저유전율의 산화막(12)이다. 이 경우, 화학적 기계적 연마 공정으로부터 기인한 패턴 불량(18), 예컨대 톱니모양 패턴(serration pattern)과 같은 불량이 발생할 수 있으며, 산화구리 등의 불순물(19)이 산화막(12) 표면에 생성되어 반도체 소자의 수율을 감소시키는 원인으로 작용하기도 한다.However, the conventional metal wiring forming method described above has the following problems. When the wiring material 17 is removed using a chemical mechanical polishing process, the lower film quality of the wiring material 17 is the oxide film 12 of low dielectric constant. In this case, a defect such as a pattern defect 18 resulting from a chemical mechanical polishing process, for example, a serration pattern may occur, and impurities 19 such as copper oxide are generated on the surface of the oxide film 12 to form a semiconductor. It also serves to reduce the yield of the device.

따라서 본 발명은 전술한 종래 기술의 문제점들을 해결하기 위한 것으로서, 본 발명의 주된 목적은 이중 다마신 공정을 이용한 반도체 소자의 금속 배선 형성 방법에서 배선 물질의 화학적 기계적 연마 공정을 진행할 때 층간 절연막의 막질 특성에 기인하여 발생하는 패턴 불량, 불순물 생성 등의 결함을 방지하기 위한 것이다.Accordingly, the present invention is to solve the above-mentioned problems of the prior art, the main object of the present invention is the film quality of the interlayer insulating film when the chemical mechanical polishing process of the wiring material in the metal wiring forming method of the semiconductor device using the dual damascene process This is to prevent defects such as pattern defects and impurities generated due to the characteristics.

이러한 목적을 달성하기 위하여, 본 발명은 층간 절연막으로 사용되는 산화막의 상부에 질화막을 미리 증착하여 배선 물질의 화학적 기계적 연마 공정에서 발 생하는 결함을 미연에 방지할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공한다.In order to achieve the above object, the present invention provides a method for forming a metal wiring of a semiconductor device capable of preventing defects occurring in the chemical mechanical polishing process of the wiring material by depositing a nitride film in advance on the oxide film used as the interlayer insulating film. To provide.

본 발명에 따른 반도체 소자의 금속 배선 형성 방법은, (a) 하부 금속 배선 위에 제1 질화막과 산화막과 제2 질화막을 차례로 증착하는 단계; (b) 제2 질화막을 선택적으로 제거하고, 산화막 안에 비아를 형성하는 단계; (c) 비아 내부에 감광막을 형성하는 단계; (d) 제2 질화막을 다시 선택적으로 제거하고, 산화막 안에 트렌치를 형성하는 단계; (e) 비아 내부의 감광막을 제거하고, 비아 안에 노출된 제1 질화막을 제거하는 단계; (f) 결과물 전면에 장벽 금속막을 증착하고, 비아 내부와 트렌치 내부를 배선 물질로 매립하는 단계; 및 (g) 화학적 기계적 연마 공정을 이용하여 제2 질화막의 표면까지 배선 물질을 제거하는 단계를 포함하여 구성된다.According to an aspect of the present invention, there is provided a method of forming a metal wiring of a semiconductor device, the method comprising: (a) depositing a first nitride film, an oxide film, and a second nitride film on a lower metal wiring; (b) selectively removing the second nitride film and forming vias in the oxide film; (c) forming a photoresist film inside the via; (d) selectively removing the second nitride film again and forming a trench in the oxide film; (e) removing the photoresist film inside the via and removing the first nitride film exposed in the via; (f) depositing a barrier metal film over the resulting surface, and filling the via and trench interiors with wiring material; And (g) removing the wiring material to the surface of the second nitride film using a chemical mechanical polishing process.

또한, 본 발명에 따른 반도체 소자의 금속 배선 형성 방법은, (a') 하부 금속 배선 위에 제1 질화막과 산화막과 제2 질화막을 차례로 증착하는 단계; (b') 제2 질화막을 선택적으로 제거하고, 산화막 안에 산화막의 중간 부분까지 이르도록 일차적으로 비아를 형성하는 단계; (c') 제2 질화막을 다시 선택적으로 제거하고, 산화막 안에 트렌치를 형성함과 동시에 산화막의 하부까지 이르도록 최종적으로 비아를 형성하는 단계; (d') 비아 안에 노출된 제1 질화막을 제거하는 단계; (e') 결과물 전면에 장벽 금속막을 증착하고, 비아 내부와 트렌치 내부를 배선 물질로 매립하는 단계; 및 (f') 화학적 기계적 연마 공정을 이용하여 제2 질화막의 표면까지 배선 물질을 제거하는 단계를 포함하여 구성된다.In addition, the method for forming a metal wiring of the semiconductor device according to the present invention, (a ') step of depositing a first nitride film, an oxide film and a second nitride film on the lower metal wiring; (b ') selectively removing the second nitride film and forming vias first in the oxide film to reach an intermediate portion of the oxide film; (c ') selectively removing the second nitride film again, forming a trench in the oxide film and finally forming a via to reach the bottom of the oxide film; (d ') removing the first nitride film exposed in the via; (e ') depositing a barrier metal film on the entire surface of the resultant, and filling the via and the trench with wiring material; And (f ') removing the wiring material to the surface of the second nitride film using a chemical mechanical polishing process.

본 발명에 따른 반도체 소자의 금속 배선 형성 방법에 있어서, (a) 단계 또는 (a') 단계에서 증착되는 제2 질화막은 약 700Å의 두께로 증착되는 것이 바람직하다.In the method for forming metal wirings of a semiconductor device according to the present invention, the second nitride film deposited in step (a) or step (a ') is preferably deposited to a thickness of about 700 kPa.

본 발명에 따른 반도체 소자의 금속 배선 형성 방법은, (g) 단계 또는 (f')단계 후, (h) 또는 (g') 화학적 기계적 연마 공정에 의하여 노출된 배선 물질의 상부면에 확산 방지막을 형성하는 단계를 더 포함할 수 있다. 이 경우, (h) 단계 또는 (g') 단계는 배선 물질의 상부면에 질화막을 증착하여 확산 방지막을 형성하는 단계이거나, 배선 물질보다 환원 전위차가 높은 금속을 이용하여 치환반응 공정으로 확산 방지막을 형성하는 단계일 수 있다.In the method for forming metal wirings of a semiconductor device according to the present invention, after the step (g) or (f '), a diffusion barrier layer is formed on the upper surface of the wiring material exposed by the (h) or (g') chemical mechanical polishing process. It may further comprise the step of forming. In this case, step (h) or (g ') is a step of forming a diffusion barrier by depositing a nitride film on the upper surface of the wiring material, or by using a metal having a higher reduction potential difference than the wiring material in a substitution reaction process. It may be a step of forming.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.

여기에 설명되는 실시예는 본 발명이 속하는 기술 분야의 당업자들이 본 발명을 충분히 실시할 수 있도록 예시되는 것이지, 본 발명의 범위를 제한하고자 하는 것은 아니다. 실시예를 설명함에 있어, 일부 구조나 제조 공정에 대해서는 그 설명을 생략하거나 도면의 도시를 생략한다. 이는 본 발명의 특징적 구성을 보다 명확하게 보여주기 위한 것이다. 마찬가지의 이유로 도면에 도시된 일부 구성요소들은 때론 과장되게 때론 개략적으로 나타내었고, 각 구성요소의 크기가 실제 크기를 전적으로 반영하는 것은 아니다.The embodiments described herein are illustrated to enable those skilled in the art to which the present invention pertains enough to implement the present invention, but are not intended to limit the scope of the present invention. In describing the embodiments, the description of some structures and manufacturing processes will be omitted or omitted from the drawings. This is to more clearly show the characteristic configuration of the present invention. For the same reason, some of the components shown in the drawings are sometimes exaggerated, sometimes schematically, and the size of each component does not entirely reflect the actual size.

제1 실시예First embodiment

도 2a 내지 도 2g는 본 발명의 제1 실시예에 따른 이중 다마신 공정을 이용 한 금속 배선 형성 방법을 나타내는 단면도들이다.2A to 2G are cross-sectional views illustrating a metal wiring forming method using a dual damascene process according to a first embodiment of the present invention.

먼저, 도 2a를 참조하면, 하부 금속 배선(도시되지 않음) 위에 층간 절연막으로서 제1 질화막(21)과 산화막(22)과 제2 질화막(23)을 차례로 증착한다. 특히, 제2 질화막(23)은 이후 배선 물질의 화학적 기계적 연마 공정에서 장벽막 역할을 하며, 이러한 역할을 할 수 있는 정도의 두께(예컨대 700Å)로 증착한다.First, referring to FIG. 2A, a first nitride film 21, an oxide film 22, and a second nitride film 23 are sequentially deposited as an interlayer insulating film on a lower metal wiring (not shown). In particular, the second nitride film 23 serves as a barrier film in the chemical mechanical polishing process of the wiring material, and is deposited to a thickness (for example, 700 kPa) that can play such a role.

이어서, 도 2b에 도시된 바와 같이, 사진 식각 공정을 이용하여 제2 질화막(23)을 선택적으로 제거하고, 건식 식각 공정을 이용하여 산화막(22) 안에 비아(24)를 형성한다. 이 때, 산화막(22) 아래에 형성된 제1 질화막(21)이 비아 형성 공정의 식각 정지층으로 이용된다.Subsequently, as shown in FIG. 2B, the second nitride layer 23 is selectively removed using a photolithography process, and a via 24 is formed in the oxide layer 22 using a dry etching process. At this time, the first nitride film 21 formed under the oxide film 22 is used as an etch stop layer in the via formation process.

이어서, 도 2c에 도시된 바와 같이, 감광막을 전면 도포하고 패터닝하여 비아(24) 내부에만 감광막(25)을 남긴다. 그리고 나서, 사진 식각 공정을 이용하여 제2 질화막(23)을 다시 선택적으로 제거한다.Subsequently, as shown in FIG. 2C, the photoresist is entirely coated and patterned to leave the photoresist 25 only inside the vias 24. Then, the second nitride film 23 is selectively removed again using a photolithography process.

계속해서, 도 2d에 도시된 바와 같이, 건식 식각 공정을 이용하여 산화막(22) 안에 트렌치(26)를 형성한다. 이 때, 비아(24) 내부에 형성된 감광막(25)이 트렌치 형성 공정의 식각 정지층으로 이용된다.Subsequently, as shown in FIG. 2D, the trench 26 is formed in the oxide film 22 using a dry etching process. At this time, the photosensitive film 25 formed inside the via 24 is used as an etch stop layer of the trench forming process.

이어서, 도 2e에 도시된 바와 같이, 비아(23) 내부의 감광막(도 2d의 25)을 제거한 후, 비아(24) 안에 노출된 제1 질화막(21)을 제거한다.Subsequently, as shown in FIG. 2E, the photoresist film 25 (in FIG. 2D) inside the via 23 is removed, and then the first nitride film 21 exposed in the via 24 is removed.

이어서, 도 2f에 도시된 바와 같이, 결과물 전면에 장벽 금속막(27)을 증착한 후, 비아(24) 내부와 트렌치(26) 내부를 배선 물질(28), 예컨대 구리로 매립한다. 배선 물질(28)의 매립 공정은 예컨대 전해도금 방법이 사용되며, 후속 열처리 공정을 추가할 수 있다.Subsequently, as shown in FIG. 2F, after the barrier metal film 27 is deposited on the entire surface of the resultant, the inside of the via 24 and the inside of the trench 26 are filled with the wiring material 28 such as copper. The embedding process of the wiring material 28 may, for example, use an electroplating method and add a subsequent heat treatment process.

이어서, 도 2g에 도시된 바와 같이, 화학적 기계적 연마(CMP) 공정을 이용하여 제2 질화막(23)의 표면까지 배선 물질(28)을 제거한다. 그리고 나서 화학적 기계적 연마 공정에 의하여 노출된 배선 물질(28)의 상부면에 확산 방지막(29)을 형성함으로써 일련의 금속 배선 형성 공정을 완료한다.Subsequently, as shown in FIG. 2G, the wiring material 28 is removed to the surface of the second nitride film 23 using a chemical mechanical polishing (CMP) process. A series of metal wiring forming processes are then completed by forming the diffusion barrier film 29 on the upper surface of the wiring material 28 exposed by the chemical mechanical polishing process.

확산 방지막(29)은 배선 물질(28)의 확산 경로를 차단하는 것으로, 질화막을 증착하여 형성하거나 또는 배선 물질(28)보다 환원 전위차가 높은 금속인 Ru, Ag, Pd, Pt, Au 등을 이용하여 치환반응 공정으로 형성할 수 있다. 예를 들면, Ag를 확산 방지막으로 사용하는 경우 Ag는 치환반응 후에 배선 물질의 그레인 바운더리(Grain Boundary)로 확산해 들어가며, 이로 인해 산화를 일으키는 배선 물질의 확산 경로를 차단하여 산화 배리어의 역할을 한다. 질화막을 증착하여 확산 방지막(29)으로 이용할 경우, 제2 질화막(23)은 유전율의 증가를 막기 위해 얇은 두께를 가지는 것이 바람직하다.The diffusion barrier 29 blocks the diffusion path of the wiring material 28, and is formed by depositing a nitride film or using Ru, Ag, Pd, Pt, Au, or a metal having a higher reduction potential difference than the wiring material 28. It can be formed by a substitution reaction step. For example, when Ag is used as the diffusion barrier, Ag diffuses into the grain boundary of the wiring material after the substitution reaction, thereby blocking the diffusion path of the wiring material that causes oxidation to act as an oxidation barrier. . When the nitride film is deposited and used as the diffusion barrier 29, the second nitride film 23 preferably has a thin thickness to prevent an increase in dielectric constant.

이상 설명한 바와 같이, 산화막(22)의 상부에 제2 질화막(23)을 미리 증착함으로써 배선 물질(28)의 화학적 기계적 연마 공정에서 발생하는 결함을 미연에 방지할 수 있다.As described above, by depositing the second nitride film 23 on the oxide film 22 in advance, defects occurring in the chemical mechanical polishing process of the wiring material 28 can be prevented in advance.

제2 실시예Second embodiment

도 3a 내지 도 3d는 본 발명의 제2 실시예에 따른 이중 다마신 공정을 이용한 금속 배선 형성 방법을 나타내는 단면도들이다.3A to 3D are cross-sectional views illustrating a metal wiring forming method using a dual damascene process according to a second embodiment of the present invention.

먼저, 도 3a를 참조하면, 하부 금속 배선(도시되지 않음) 위에 층간 절연막으로서 제1 질화막(31)과 산화막(32)과 제2 질화막(33)을 차례로 증착한다.First, referring to FIG. 3A, a first nitride film 31, an oxide film 32, and a second nitride film 33 are sequentially deposited as an interlayer insulating film on a lower metal wiring (not shown).

이어서, 도 3b에 도시된 바와 같이, 사진 식각 공정을 이용하여 제2 질화막(33)을 선택적으로 제거하고, 건식 식각 공정을 이용하여 산화막(32) 안에 비아 (34a)를 일차적으로 형성한다. 이 때 형성되는 비아(34a)는 산화막(32)의 하부까지 이르지 않고 중간 부분까지만 이른다.Next, as shown in FIG. 3B, the second nitride layer 33 is selectively removed using a photolithography process, and vias 34a are primarily formed in the oxide layer 32 using a dry etching process. The vias 34a formed at this time do not reach the lower portion of the oxide film 32 but only to the middle portion.

이어서, 도 3c에 도시된 바와 같이, 사진 식각 공정을 이용하여 제2 질화막(33)을 다시 선택적으로 제거한다.Subsequently, as shown in FIG. 3C, the second nitride layer 33 is selectively removed again using a photolithography process.

계속해서, 도 3d에 도시된 바와 같이, 건식 식각 공정을 이용하여 산화막(32) 상부에 트렌치(35)를 형성한다. 이 때, 트렌치 식각에 의하여 비아 식각도 동시에 이루어지며, 따라서 비아(34)는 최종적으로 산화막(32)의 하부까지 연장되어 형성된다.Subsequently, as shown in FIG. 3D, the trench 35 is formed on the oxide film 32 using a dry etching process. At this time, via etching is also simultaneously performed by trench etching, so that the via 34 is finally extended to the lower portion of the oxide layer 32.

이후, 도면에 도시되지는 않았지만, 전술한 제1 실시예와 마찬가지의 방법에 따라 비아(34) 안에 노출된 제1 질화막(31)을 제거하고 장벽 금속막을 증착한 후, 비아(34) 내부와 트렌치(35) 내부를 배선 물질로 매립한다. 화학적 기계적 연마(CMP) 공정을 이용하여 제2 질화막(33)의 표면까지 배선 물질을 제거하고, 배선 물질의 상부면에 확산 방지막을 형성함으로써 금속 배선 형성 공정을 완료한다.Subsequently, although not shown in the drawings, the first nitride film 31 exposed in the via 34 is removed and the barrier metal film is deposited in the same manner as the first embodiment described above, and then the inside of the via 34 is formed. The trench 35 is filled with a wiring material. The metal wiring forming process is completed by removing the wiring material to the surface of the second nitride film 33 using a chemical mechanical polishing (CMP) process and forming a diffusion barrier on the upper surface of the wiring material.

지금까지 실시예를 통하여 설명한 바와 같이, 본 발명에 따른 이중 다마신 공정을 이용한 반도체 소자의 금속 배선 형성 방법은 층간 절연막으로 사용되는 산화막의 상부에 제2 질화막을 미리 증착함으로써 배선 물질의 화학적 기계적 연마 공정을 진행할 때 층간 절연막의 막질 특성에 기인하여 발생하는 패턴 불량, 불순물 생성 등의 결함을 방지할 수 있다.As described through the examples up to now, the method for forming a metal wiring of the semiconductor device using the dual damascene process according to the present invention is to chemically polish the wiring material by pre-depositing a second nitride film on top of the oxide film used as the interlayer insulating film. During the process, defects such as pattern defects and impurities generated due to the film quality of the interlayer insulating film can be prevented.

본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.In the present specification and drawings, preferred embodiments of the present invention have been disclosed, and although specific terms have been used, these are merely used in a general sense to easily explain the technical contents of the present invention and to help the understanding of the present invention. It is not intended to limit the scope. It will be apparent to those skilled in the art that other modifications based on the technical idea of the present invention can be carried out in addition to the embodiments disclosed herein.

Claims (10)

(a) 하부 금속 배선 위에 제1 질화막과 산화막과 제2 질화막을 차례로 증착하는 단계;(a) sequentially depositing a first nitride film, an oxide film, and a second nitride film on the lower metal wiring; (b) 상기 제2 질화막을 선택적으로 제거하고, 상기 산화막 안에 비아를 형성하는 단계;(b) selectively removing the second nitride film and forming vias in the oxide film; (c) 상기 비아 내부의 중간 부분까지 감광막을 형성하는 단계;(c) forming a photoresist film up to a middle portion within the via; (d) 상기 제2 질화막을 다시 선택적으로 제거하고, 상기 감광막을 식각 정지층으로 하여 상기 산화막 안에 트렌치를 형성하는 단계;(d) selectively removing the second nitride film again and forming a trench in the oxide film using the photoresist as an etch stop layer; (e) 상기 비아 내부의 상기 감광막을 제거하고, 상기 비아 안에 노출된 상기 제1 질화막을 제거하는 단계;(e) removing the photoresist film inside the via and removing the first nitride film exposed in the via; (f) 결과물 전면에 장벽 금속막을 증착하고, 상기 비아 내부와 상기 트렌치 내부를 배선 물질로 매립하는 단계;(f) depositing a barrier metal film over the entire surface of the product, and filling the via and the trench with a wiring material; (g) 화학적 기계적 연마 공정을 이용하여 상기 제2 질화막의 표면까지 상기 배선 물질을 제거하는 단계; 및(g) removing the wiring material to the surface of the second nitride film using a chemical mechanical polishing process; And (h) 화학적 기계적 연마 공정에 의하여 노출된 상기 배선 물질의 상부면에 확산 방지막을 형성하는 단계를 포함하되, 상기 확산 방지막은 상기 배선 물질의 상부면에 상기 배선 물질보다 환원 전위차가 높은 금속을 이용하여 치환반응 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.(h) forming a diffusion barrier on the upper surface of the wiring material exposed by a chemical mechanical polishing process, wherein the diffusion barrier uses a metal having a higher reduction potential difference than the wiring material on the upper surface of the wiring material. And forming in a substitution reaction step. 제1항에 있어서, 상기 (a) 단계에서 증착되는 상기 제2 질화막은 약 700Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.The method of claim 1, wherein the second nitride film deposited in the step (a) is deposited to a thickness of about 700 GPa. 삭제delete 삭제delete 삭제delete (a') 하부 금속 배선 위에 제1 질화막과 산화막과 제2 질화막을 차례로 증착하는 단계;(a ') sequentially depositing a first nitride film, an oxide film, and a second nitride film on the lower metal wiring; (b') 상기 제2 질화막을 선택적으로 제거하고, 상기 산화막 안에 상기 산화막의 중간 부분까지 이르도록 일차적으로 비아를 형성하는 단계;(b ') selectively removing the second nitride film and forming a via in the oxide film to reach an intermediate portion of the oxide film; (c') 상기 제2 질화막을 다시 선택적으로 제거하고, 상기 산화막 안에 트렌치를 형성함과 동시에 상기 산화막의 하부까지 이르도록 최종적으로 상기 비아를 형성하는 단계;(c ') selectively removing the second nitride film again, forming a trench in the oxide film and finally forming the via to reach the bottom of the oxide film; (d') 상기 비아 안에 노출된 상기 제1 질화막을 제거하는 단계;(d ') removing the first nitride film exposed in the via; (e') 결과물 전면에 장벽 금속막을 증착하고, 상기 비아 내부와 상기 트렌치 내부를 배선 물질로 매립하는 단계;(e ') depositing a barrier metal film on the entire surface of the resultant, and filling the via and the trench with a wiring material; (f') 화학적 기계적 연마 공정을 이용하여 상기 제2 질화막의 표면까지 상기 배선 물질을 제거하는 단계; 및(f ') removing the wiring material to the surface of the second nitride film using a chemical mechanical polishing process; And (g') 화학적 기계적 연마 공정에 의하여 노출된 상기 배선 물질의 상부면에 확산 방지막을 형성하는 단계를 포함하되, 상기 확산 방지막은 상기 배선 물질의 상부면에 상기 배선 물질보다 환원 전위차가 높은 금속을 이용하여 치환반응 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.(g ') forming a diffusion barrier on an upper surface of the wiring material exposed by a chemical mechanical polishing process, wherein the diffusion barrier layer includes a metal having a higher reduction potential difference than the wiring material on the upper surface of the wiring material. A metal wiring forming method for a semiconductor device, characterized in that formed in the substitution reaction step. 제6항에 있어서, 상기 (a') 단계에서 증착되는 상기 제2 질화막은 약 700Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.7. The method of claim 6, wherein the second nitride film deposited in the step (a ') is deposited to a thickness of about 700 GPa. 삭제delete 삭제delete 삭제delete
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