KR100595396B1 - method of forming metal line of semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 배선 형성 방법에 관한 것으로, 배선 패턴을 형성할 때 발생하는 디싱 현상을 방지하여 균일한 배선을 형성하기 위한 것이다. 본 발명에 따르면, 반도체 기판에 절연층을 형성하고 패터닝하여 절연층 트렌치를 포함하는 절연 패턴을 형성한다. 이어서 장벽 금속층을 형성한 후, 절연층 트렌치의 내부를 완전히 채우도록 배선 물질을 증착하고, 배선 물질의 상부면이 평탄화되도록 배선 물질을 1차 연마한다. 이어서 배선 물질이 절연층 트렌치 내부에만 남도록 배선 물질을 식각하여 배선 패턴을 형성하고, 절연 패턴이 노출되도록 배선 패턴과 장벽 금속층을 2차 연마한다. 본 발명은 또한 1차 연마 공정으로 배선 물질을 평탄화한 이후에, 장벽 금속층과 배선 물질 사이에 식각 선택비가 없는 에치 백 공정 조건으로 절연 패턴이 노출될 때 까지 장벽 금속층과 배선 물질을 제거함으로써, 절연 패턴은 외부에 노출되고, 장벽 금속층은 트렌치 내부에만 남게 되는 평탄화된 상부면(P1)을 얻을 수 있는 반도체 소자의 배선 형성 방법을 제공한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a wiring of a semiconductor element, and is for forming a uniform wiring by preventing dishing phenomenon occurring when forming a wiring pattern. According to the present invention, an insulating layer is formed and patterned on a semiconductor substrate to form an insulating pattern including an insulating layer trench. Subsequently, after forming the barrier metal layer, the wiring material is deposited to completely fill the inside of the insulating layer trench, and the wiring material is first polished so that the top surface of the wiring material is planarized. Subsequently, the wiring material is etched so that the wiring material remains only in the insulating layer trench to form a wiring pattern, and the wiring pattern and the barrier metal layer are secondarily polished to expose the insulating pattern. The present invention also provides insulating after removing the barrier metal layer and the wiring material after the planarization of the wiring material by the primary polishing process until the insulating pattern is exposed to the etch back process conditions without the etching selectivity between the barrier metal layer and the wiring material. The pattern is exposed to the outside, and the barrier metal layer provides a method for forming a wiring of a semiconductor device capable of obtaining a flattened upper surface P1, which remains only inside the trench.

배선, 연마, 디싱, 에치 백, 배선Wiring, polishing, dishing, etch back, wiring

Description

반도체 소자의 배선 형성 방법 {method of forming metal line of semiconductor device}{Method of forming metal line of semiconductor device}

도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 배선 형성 방법을 나타내는 단면도들로서,1A to 1E are cross-sectional views illustrating a method of forming a wiring of a semiconductor device according to the prior art.

도 1a는 절연층이 형성된 반도체 기판을 준비하는 단계를 보여주는 단면도이고,1A is a cross-sectional view illustrating a step of preparing a semiconductor substrate on which an insulating layer is formed,

도 1b는 절연 패턴을 형성하는 단계를 보여주는 단면도이고,1B is a cross-sectional view illustrating a step of forming an insulation pattern.

도 1c는 장벽 금속층을 형성하는 단계를 보여주는 단면도이고,1C is a cross sectional view showing a step of forming a barrier metal layer;

도 1d는 반도체 기판 위에 소정 두께의 구리층을 형성하는 단계를 보여주는 단면도이고,1D is a cross-sectional view illustrating a step of forming a copper layer having a predetermined thickness on a semiconductor substrate,

도 1e는 화학적 기계적 연마 공정으로 구리 배선 패턴을 형성하는 단계를 보여주는 단면도이다.1E is a cross-sectional view illustrating a step of forming a copper wiring pattern by a chemical mechanical polishing process.

도 2a 내지 도 2j는 본 발명의 제 1 실시예에 따른 반도체 소자의 배선 형성 방법을 나타내는 단면도들로서,2A through 2J are cross-sectional views illustrating a method of forming wirings in a semiconductor device in accordance with a first embodiment of the present invention.

도 2a는 절연층이 형성된 반도체 기판을 준비하는 단계를 보여주는 단면도이고,2A is a cross-sectional view illustrating a step of preparing a semiconductor substrate on which an insulating layer is formed,

도 2b 내지 도 2e는 포토레지스트를 식각 마스크로하여 절연 패턴을 형성하 는 단계를 보여주는 단면도들이고,2B to 2E are cross-sectional views illustrating a step of forming an insulating pattern using a photoresist as an etching mask;

도 2f는 장벽 금속층을 형성하는 단계를 보여주는 단면도이고,2F is a cross sectional view showing a step of forming a barrier metal layer;

도 2g는 반도체 기판 위에 소정 두께의 배선 물질을 형성하는 단계를 보여주는 단면도이고,2G is a cross-sectional view illustrating a step of forming a wiring material having a predetermined thickness on a semiconductor substrate,

도 2h는 배선 물질을 1차 연마 공정으로 평탄화하는 단계를 보여주는 단면도이고,FIG. 2H is a cross-sectional view showing the step of planarizing the wiring material by the primary polishing process,

도 2i는 배선 물질을 에치 백하여 장벽 금속층을 노출시키는 단계와;2I illustrates etching back the wiring material to expose the barrier metal layer;

도 2j는 2차 연마 공정으로 배선 패턴을 형성하는 단계를 보여주는 단면도이다.2J is a cross-sectional view illustrating a step of forming a wiring pattern by a secondary polishing process.

<도면에 사용된 참조 번호의 설명><Description of Reference Number Used in Drawing>

21: 반도체 기판 22: 절연층21: semiconductor substrate 22: insulating layer

22a, 22b: 절연 패턴 23: 포토레지스트22a, 22b: insulation pattern 23: photoresist

23a: 포토레지스트 패턴 24: 장벽 금속층23a: photoresist pattern 24: barrier metal layer

25, 25a: 배선 물질 25b, 25c: 배선 패턴25, 25a: wiring material 25b, 25c: wiring pattern

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 구체적으로는 다마신(damascene) 공정을 응용한 반도체 소자의 배선 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a wiring of a semiconductor device using a damascene process.

일반적으로 반도체 제조 공정에서 사용 중인 배선 형성 방법으로는 다이렉트 패터닝(direct patterning) 방식과 다마신 패터닝(damascene patterning) 방식이 있다.In general, a wiring forming method used in a semiconductor manufacturing process includes a direct patterning method and a damascene patterning method.

다이렉트 패터닝 방식은 통상적으로 배선 물질 증착 단계, 포토 마스크 형성 단계, 건식 식각 단계, 포토 마스크 제거 단계로 이루어진다. 이러한 다이렉트 패터닝 방식은 공정이 간단한 장점이 있지만, 형성되는 패턴간에 단락 현상이 발생하기 쉽고 구리와 같이 식각이 용이하지 않은 물질로 배선을 마련하고자 하는 경우에 패턴 형성이 매우 어려운 단점이 있다.The direct patterning method typically consists of a wiring material deposition step, a photo mask forming step, a dry etching step, and a photo mask removing step. Although the direct patterning method has an advantage of a simple process, it is very difficult to form a pattern in a case where a short circuit phenomenon occurs easily between patterns to be formed and a wiring is made of a material that is not easily etched, such as copper.

다마신 패터닝 방식은 통상적으로 층간 절연막 식각 단계, 배선 물질 증착 단계, 화학적 기계적 연마(chemical mechanical polishing; 이하 CMP 라 함) 공정을 이용한 배선 패턴 분리 단계로 이루어진다. 이러한 다마신 패터닝 방식은 구리와 같이 식각이 용이하지 않은 물질로도 배선 형성이 가능한 장점이 있다. The damascene patterning method typically includes an interconnection layer etching step, a wiring material deposition step, and a wiring pattern separation step using a chemical mechanical polishing (CMP) process. The damascene patterning method has an advantage that wiring can be formed even with a material that is not easily etched, such as copper.

도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 배선 형성 방법을 나타낸 단면도들이다. 특히, 도 1은 다마신 패터닝 방식을 이용한 배선 형성 방법을 나타낸다.1A to 1E are cross-sectional views illustrating a wire forming method of a semiconductor device according to the related art. In particular, Figure 1 shows a wiring formation method using a damascene patterning method.

먼저 도 1a에 도시된 바와 같이 절연층(12)으로 덮인 반도체 기판(11)을 준비한다. 다음으로 도 1b에 도시된 바와 같이 절연층(12)을 패터닝하여 절연 패턴(12a)을 형성한다. 절연 패턴(12a)은 반도체 기판(11)을 부분적으로 노출시키는 절연층 트렌치(T1; trench)를 포함한다. 이어서 도 1c에 도시된 바와 같이 반도체 기판(11)의 노출부와 절연 패턴(12a) 상에 장벽 금속층(13)을 증착한 후, 도 1d에 도시된 바와 같이 장벽 금속층(13) 상에 배선 물질인 구리를 매립하여 구리층(14)을 형성한다. 이 때 절연층 트렌치(T1)의 영향으로 트렌치(T1)가 형성된 구리층(14) 부분이 움푹 들어가 주위에 요철부(E)가 형성된다. 다음으로 도 1e에 도시된 바와 같이 구리층(14)과 장벽 금속층(13)에 대한 CMP 공정을 진행하여 구리 배선 패턴(14a)을 형성한다.First, as shown in FIG. 1A, a semiconductor substrate 11 covered with an insulating layer 12 is prepared. Next, as illustrated in FIG. 1B, the insulating layer 12 is patterned to form an insulating pattern 12a. The insulating pattern 12a includes an insulating layer trench T1 partially exposing the semiconductor substrate 11. Subsequently, a barrier metal layer 13 is deposited on the exposed portion of the semiconductor substrate 11 and the insulating pattern 12a as shown in FIG. 1C, and then a wiring material is formed on the barrier metal layer 13 as shown in FIG. 1D. Phosphorus copper is embedded to form a copper layer 14. At this time, a portion of the copper layer 14 in which the trench T1 is formed is recessed under the influence of the insulating layer trench T1, and an uneven portion E is formed around it. Next, as shown in FIG. 1E, the CMP process is performed on the copper layer 14 and the barrier metal layer 13 to form a copper wiring pattern 14a.

이상 설명한 종래의 반도체 소자 배선 형성 방법은 다음과 같은 문제점이 있다. 즉, 도 1e에 도시된 바와 같이, 구리 배선 패턴(14a)이 군을 이루어 형성되는 부분에 있어서, 가장자리에서 중심 부분으로 갈수록 구리 배선 패턴(14a)의 높이가 낮아지는 디싱(D; dishing) 현상이 발생된다. 이와 같은 디싱(D) 현상은 구리 배선 패턴(14a) 군에서 중심 부분으로 갈수록 구리 배선 패턴(14a)을 지지하는 절연 패턴(12a) 부분이 작아지기 때문에, CMP 단일 공정으로 연마 공정을 진행할 경우, 구리 배선 패턴(14a) 군의 중심 부분이 가장자리 부분에 비해서 더 많이 연마되기 때문에 일어나는 현상이다. 이로 인하여 구리 배선 패턴(14a)의 두께가 고르지 않게 된다. 따라서 구리 배선의 저항 또한 불균일해지면서 반도체 소자의 오동작을 유발한다. 또한 디싱 현상은 평탄화 불량을 초래하므로 다층 배선 형성시 층간 상호 접합성이 떨어져 반도체 제조 공정의 공정 수율 및 신뢰성을 저하시킨다.The conventional semiconductor element wiring formation method described above has the following problems. That is, as shown in FIG. 1E, in the portion where the copper wiring patterns 14a are formed in a group, dishing phenomenon in which the height of the copper wiring patterns 14a decreases from the edge to the center portion thereof. Is generated. In this dishing (D) phenomenon, since the portion of the insulating pattern 12a supporting the copper wiring pattern 14a becomes smaller toward the center portion of the copper wiring pattern 14a group, when the polishing process is performed in a single CMP process, This occurs because the center portion of the group of copper wiring patterns 14a is polished more than the edge portion. For this reason, the thickness of the copper wiring pattern 14a becomes uneven. Therefore, the resistance of the copper wiring also becomes nonuniform, causing a malfunction of the semiconductor device. In addition, dishing causes poor planarization, resulting in poor interconnection between layers when forming multi-layered interconnections, thereby reducing process yield and reliability of a semiconductor manufacturing process.

따라서 본 발명의 목적은 배선 패턴을 형성할 때 발생하는 디싱 현상을 방지하여 균일한 배선을 형성할 수 있는 반도체 소자의 배선 형성 방법을 제공하기 위한 것이다.Accordingly, an object of the present invention is to provide a wiring forming method of a semiconductor device capable of forming uniform wiring by preventing dishing from occurring when forming the wiring pattern.

이러한 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 배선 형성 방법은, (a) 절연층이 마련된 반도체 기판을 준비하는 단계; (b) 상기 절연층을 패터닝하여 상기 반도체 기판을 부분적으로 노출시키는 절연층 트렌치를 포함하는 절연 패턴을 형성하는 단계; (c) 상기 반도체 기판과 상기 절연 패턴의 표면을 따라 장벽 금속층을 형성하는 단계; (d) 상기 절연층 트렌치의 내부를 완전히 채우도록 상기 장벽 금속층 상에 배선 물질을 증착하는 단계; (e) 상기 배선 물질의 상부면이 평탄화되도록 상기 배선 물질을 1차 연마하는 단계; (f) 상기 배선 물질이 상기 절연층 트렌치 내부에만 남도록 상기 배선 물질을 식각하여 배선 패턴을 형성하는 단계; 및 (g) 상기 절연 패턴이 노출되도록 상기 배선 패턴과 상기 장벽 금속층을 2차 연마하는 단계를 포함한다.In order to achieve the above object, the wiring forming method of the semiconductor device according to the present invention, (a) preparing a semiconductor substrate provided with an insulating layer; (b) patterning the insulating layer to form an insulating pattern including an insulating layer trench that partially exposes the semiconductor substrate; (c) forming a barrier metal layer along surfaces of the semiconductor substrate and the insulating pattern; (d) depositing wiring material on the barrier metal layer to completely fill the interior of the insulating layer trench; (e) first polishing the wiring material to planarize an upper surface of the wiring material; (f) etching the wiring material so that the wiring material remains only inside the insulating layer trench to form a wiring pattern; And (g) second polishing the wiring pattern and the barrier metal layer to expose the insulating pattern.

본 발명에 따른 반도체 소자의 배선 형성 방법에 있어서, 상기 (b)단계는, 상기 절연층 상에 포토레지스트를 도포하는 단계; 상기 포토레지스트를 패터닝하여 상기 절연층을 부분적으로 노출시키는 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 마스크로 하여 상기 절연층을 식각하여 상기 절연층 트렌치를 형성하는 단계; 및 상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것이 바람직하다.In the method of forming a wiring of a semiconductor device according to the present invention, the step (b) comprises the steps of: applying a photoresist on the insulating layer; Patterning the photoresist to form a photoresist pattern that partially exposes the insulating layer; Etching the insulating layer using the photoresist pattern as a mask to form the insulating layer trench; And removing the photoresist pattern.

본 발명에 따른 반도체 소자의 배선 형성 방법에 있어서, 상기 (f)단계는 상기 장벽 금속층에 대한 상기 배선 물질의 식각 선택비가 높은 식각 조건하에서 에치 백 공정을 진행하여 상기 배선 물질을 식각하는 단계를 포함하는 것이 바람직하다. 또한, 상기 에치 백 공정은 상기 절연층 트렌치 외부의 상기 장벽 금속층 상부 면의 높이와 상기 절연층 트렌치 내부의 상기 배선 패턴 상부면의 높이 사이의 차이가 상기 장벽 금속층의 두께와 같아질 때까지 진행하는 것이 바람직하다.In the method of forming a wiring of a semiconductor device according to the present invention, the step (f) includes etching the wiring material by performing an etch back process under an etching condition in which the etching selectivity of the wiring material with respect to the barrier metal layer is high. It is desirable to. Further, the etch back process proceeds until the difference between the height of the upper surface of the barrier metal layer outside the insulating layer trench and the height of the upper surface of the wiring pattern inside the insulating layer trench is equal to the thickness of the barrier metal layer. It is preferable.

본 발명은 또한 반도체 소자의 배선 형성 방법으로서, (a) 절연층이 마련된 반도체 기판을 준비하는 단계; (b) 상기 절연층을 패터닝하여 상기 반도체 기판을 부분적으로 노출시키는 절연층 트렌치를 포함하는 절연 패턴을 형성하는 단계; (c) 상기 반도체 기판과 상기 절연 패턴의 표면을 따라 장벽 금속층을 형성하는 단계; (d) 상기 절연층 트렌치의 내부를 완전히 채우도록 상기 장벽 금속층 상에 배선 물질을 형성하는 단계; (e) 상기 배선 물질의 상부면이 평탄화되도록 상기 배선 물질의 일부을 연마하는 단계; 및 (f) 상기 배선 물질이 상기 절연층 트렌치의 내부에만 남도록, 상기 장벽 금속층과 배선 물질 사이에 식각 선택비가 없는 식각 조건으로 상기 절연 패턴이 노출될 때까지 에치 백을 진행하여 배선 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법을 제공한다.The present invention also provides a method of forming a wiring of a semiconductor device, comprising the steps of: (a) preparing a semiconductor substrate provided with an insulating layer; (b) patterning the insulating layer to form an insulating pattern including an insulating layer trench that partially exposes the semiconductor substrate; (c) forming a barrier metal layer along surfaces of the semiconductor substrate and the insulating pattern; (d) forming a wiring material on the barrier metal layer to completely fill the interior of the insulating layer trench; (e) polishing a portion of the wiring material to planarize an upper surface of the wiring material; And (f) etching back to form a wiring pattern until the insulating pattern is exposed under an etching condition in which there is no etching selectivity between the barrier metal layer and the wiring material so that the wiring material remains only inside the insulating layer trench. It provides a method for forming a wiring line of a semiconductor device comprising the step.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다. 실시예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 보다 명확히 하기 위함이다. 마찬가지의 이유로 첨부 도면에 있어서 일부 구성요소는 다소 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소들의 크기는 실제 크기를 전적으로 반영하는 것이 아니다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention. In describing the embodiments, descriptions of technical contents which are well known in the technical field to which the present invention belongs and are not directly related to the present invention will be omitted. This is to more clearly without obscure the subject matter of the present invention by omitting unnecessary description. For the same reason, some of the components in the accompanying drawings are exaggerated, omitted, or schematically illustrated, and the size of each component does not entirely reflect the actual size.

제 1 실시예First embodiment

도 2a 내지 도 2j는 본 발명의 제 1 실시예에 따른 반도체 소자의 배선 형성 방법을 나타내는 공정 단면도들이다. 한편 도면을 통틀어 동일한 도면부호는 동일한 구성요소를 나타낸다.2A through 2J are cross-sectional views illustrating a method of forming wirings in a semiconductor device in accordance with a first embodiment of the present invention. On the other hand, the same reference numerals throughout the drawings represent the same components.

먼저 도 2a를 참조하면, 절연층(22)이 마련된 반도체 기판(21)을 준비한다. 절연층(22)은 실리콘 산화물, USG, SOG, O3-TEOS, BPSG, PSG, PEOX, P-TEOS, HTO 등이 사용될 수 있으며, 한 개 또는 두 개 이상의 층으로 형성될 수 있다. 절연층(22) 하부의 반도체 기판(21) 상에는 소정의 도전성 패턴, 절연층 등이 형성될 수 있다.First, referring to FIG. 2A, a semiconductor substrate 21 having an insulating layer 22 is prepared. The insulating layer 22 may be formed of silicon oxide, USG, SOG, O3-TEOS, BPSG, PSG, PEOX, P-TEOS, HTO, or the like, and may be formed of one or two or more layers. A predetermined conductive pattern, an insulating layer, or the like may be formed on the semiconductor substrate 21 under the insulating layer 22.

다음으로 도 2b에 도시된 바와 같이 절연층(22) 상에 포토레지스트(23)를 도포한다. 포토레지스트(23)는 광원의 종류에 따라 i-line 레지스트, KrF 레지스트, ArF 레지스트, E-beam 레지스트 또는 X-ray 레지스트 등이 사용될 수 있다.Next, as shown in FIG. 2B, a photoresist 23 is coated on the insulating layer 22. As the photoresist 23, an i-line resist, a KrF resist, an ArF resist, an E-beam resist, an X-ray resist, or the like may be used according to the type of light source.

이어서 포토레지스트(23)를 패터닝하여, 도 2c에 도시된 바와 같이 절연층(22)을 부분적으로 노출시키는 포토레지스트 패턴(23a)을 형성한다.The photoresist 23 is then patterned to form a photoresist pattern 23a that partially exposes the insulating layer 22, as shown in FIG. 2C.

그리고 나서 포토레지스트 패턴(23a)을 마스크로 하여 절연층(22)을 식각한다. 따라서 도 2d에 도시된 바와 같이 절연층 트렌치(T2)를 포함하는 절연 패턴(22a)이 형성되고, 절연층 트렌치(T2)를 통하여 반도체 기판(21)이 부분적으로 노출된다. 이 때 절연층 트렌치(T2)의 측벽이 수직하게 식각되도록 건식 식각 공정을 이용하는 것이 바람직하다. 건식 식각 공정에는 SiH4에 PH3, NH3 또는 N2O 등이 혼합된 가스가 사용될 수 있다.Then, the insulating layer 22 is etched using the photoresist pattern 23a as a mask. Accordingly, as illustrated in FIG. 2D, an insulating pattern 22a including the insulating layer trench T2 is formed, and the semiconductor substrate 21 is partially exposed through the insulating layer trench T2. In this case, it is preferable to use a dry etching process so that the sidewall of the insulating layer trench T2 is vertically etched. In the dry etching process, a gas in which PH 3, NH 3, or N 2 O is mixed with SiH 4 may be used.

계속해서 도 2e에 도시된 바와 같이 포토레지스트 패턴(도 2d의 23a)을 제거한다. 포토레지스트 패턴(도 2d의 23a) 제거 후에는 세정 공정을 거치는 것이 바람직하다.Subsequently, as shown in FIG. 2E, the photoresist pattern (23a of FIG. 2D) is removed. After removing the photoresist pattern (23a in FIG. 2D), it is preferable to go through a cleaning process.

다음으로 도 2f에 도시된 바와 같이 결과물 전면에 장벽 금속층(24)을 증착한다. 따라서, 반도체 기판(21)과 절연 패턴(22a)의 표면을 따라 장벽 금속층(24)이 형성된다. 장벽 금속층(24)은 절연 패턴(22a)과의 밀착성이 우수하고 이후에 형성할 배선 물질과의 용접에 대한 젖음성이 우수한 금속을 사용하는 것이 바람직하다. 예컨대 장벽 금속층(24)으로는 TiN, WN, TaN, Ti/TiN, Ti/WN, Ti/TaN 또는 이들 조합으로 이루어진 합금층 등을 사용할 수 있다. 장벽 금속층(24)은 단차도포성이 우수한 CVD(chemical vapor deposition), ALD(atomic layer deposition) 등을 이용하여 형성할 수 있으며, 경우에 따라 PVD(physical vapor deposition)를 조합하여 사용할 수 있다. 장벽 금속층(24)은 약 120 내지 200Å의 두께를 가지도록 형성하는 것이 바람직하다.Next, as shown in FIG. 2F, a barrier metal layer 24 is deposited on the entire surface of the resultant product. Thus, the barrier metal layer 24 is formed along the surfaces of the semiconductor substrate 21 and the insulating pattern 22a. The barrier metal layer 24 preferably uses a metal having excellent adhesion to the insulating pattern 22a and excellent wettability against welding with the wiring material to be formed later. For example, as the barrier metal layer 24, an alloy layer made of TiN, WN, TaN, Ti / TiN, Ti / WN, Ti / TaN, or a combination thereof may be used. The barrier metal layer 24 may be formed using CVD (chemical vapor deposition), ALD (atomic layer deposition), or the like, which is excellent in step coverage, and may be used in combination with physical vapor deposition (PVD). The barrier metal layer 24 is preferably formed to have a thickness of about 120 to 200 kPa.

이어서 도 2g에 도시된 바와 같이 결과물 전면을 덮도록 장벽 금속층(24) 상에 배선 물질(25)을 증착한다. 따라서 절연 패턴(22a)의 절연층 트렌치(T2) 내부는 배선 물질(25)로 완전히 채워진다. 배선 물질(25)은 예컨대 W, Al, Cu 또는 이들의 조합이 사용될 수 있다. 배선 물질(25)의 증착 후에 배선 물질(25)의 상부면에는 요철부(E)가 존재하게 된다. 이는 요철 형상을 갖는 하부층 구조의 영향에 따른 것이다.The wiring material 25 is then deposited on the barrier metal layer 24 to cover the entire surface of the resultant as shown in FIG. 2G. Therefore, the inside of the insulating layer trench T2 of the insulating pattern 22a is completely filled with the wiring material 25. As the wiring material 25, for example, W, Al, Cu or a combination thereof may be used. After the deposition of the wiring material 25, the uneven portion E is present on the upper surface of the wiring material 25. This is due to the influence of the lower layer structure having an uneven shape.

이어서 배선 물질(25)에 대한 1차 연마 공정을 진행한다. 1차 연마 공정은 배선 물질(25)의 일정 두께만큼만 부분적으로 제거한다. 따라서 1차 연마 공정을 통하여 배선 물질(25) 상부면의 요철부(E)가 제거되고, 도 2h에 도시된 바와 같이 평탄화된 상부면을 가지는 배선 물질(25a)이 형성된다. 1차 연마 공정은 예컨대 화학적 기계적 연마(CMP) 방법을 이용하며, 이 경우 금속 CMP용 슬러리로서 실리카, Fe(NO3)3, H2O2 등이 사용될 수 있다.Subsequently, the primary polishing process for the wiring material 25 is performed. The primary polishing process partially removes only a certain thickness of the wiring material 25. Therefore, the uneven portion E of the upper surface of the wiring material 25 is removed through the primary polishing process, and as shown in FIG. 2H, the wiring material 25a having the flattened upper surface is formed. The primary polishing process uses, for example, a chemical mechanical polishing (CMP) method, in which case silica, Fe (NO 3) 3, H 2 O 2, etc. may be used as the slurry for the metal CMP.

1차 연마 공정 후, 배선 물질(25a)을 에치 백(etch back) 공정으로 식각하여, 도 2i에 도시된 바와 같이 배선 패턴(25b)을 형성한다. 이 때 에치 백 공정은 장벽 금속층(24)에 대한 배선 물질(25a)의 식각 선택비가 매우 높은 식각 조건하에서 진행한다. 따라서 절연층 트렌치(T2) 외부의 장벽 금속층(24)이 노출될 때까지 배선 물질이 제거되어, 배선 물질은 절연층 트렌치(T2) 내부에만 남아 패턴 분리가 이루어진다. 이 때 사용되는 식각 가스는 예를 들어 Cl2 또는 CFx 가스를 포함하는 것이 바람직하다. 에치 백 공정의 종료 시점은 식각 종말점 검출(end point detection) 시스템을 이용하여 설정할 수 있다.After the primary polishing process, the wiring material 25a is etched by an etch back process to form the wiring pattern 25b as shown in FIG. 2I. At this time, the etch back process is performed under an etching condition in which the etching selectivity of the wiring material 25a with respect to the barrier metal layer 24 is very high. Accordingly, the wiring material is removed until the barrier metal layer 24 outside the insulating layer trench T2 is exposed, so that the wiring material remains only inside the insulating layer trench T2 to perform pattern separation. The etching gas used at this time preferably contains, for example, Cl 2 or CFx gas. The end point of the etch back process may be set using an etch end point detection system.

예컨대 에치 백 공정은 트렌치(T2) 내부의 배선 패턴(25b)이 장벽 금속층(24)의 두께만큼의 깊이로 제거될 때 종료하는 것이 바람직하다. 즉, 트렌치(T2) 외부의 장벽 금속층(24) 상부면의 높이(H1; 이하, '제1 높이'라 함)와 트렌치(T2) 내부의 배선 패턴(25b) 상부면의 높이(H2; 이하, '제2 높이'라 함) 사이의 차이(D1)가 장벽 금속층(24)의 두께와 같아질 때까지 에치 백 공정을 진행하는 것이 바람직하다. 이는 후속 공정인 2차 연마 공정에서 장벽 금속층(24)의 두께 만큼만 연마하면 되므로, 연마량을 대폭 줄일 수 있어 종래의 과도한 CMP에 의한 디싱 현상을 억제할 수 있는 장점이 있다.For example, the etch back process is preferably terminated when the wiring pattern 25b in the trench T2 is removed to a depth equal to the thickness of the barrier metal layer 24. That is, the height H1 (hereinafter referred to as 'first height') of the upper surface of the barrier metal layer 24 outside the trench T2 and the height H2 or less of the upper surface of the wiring pattern 25b inside the trench T2. It is desirable to proceed with the etch back process until the difference D1 between the &quot; second height &quot; is equal to the thickness of the barrier metal layer 24. This only needs to be polished by the thickness of the barrier metal layer 24 in the secondary polishing process, which is a subsequent process, so that the polishing amount can be greatly reduced, and thus there is an advantage in that dishing caused by conventional excessive CMP can be suppressed.

그러나 에치 백 공정의 종료 시점이 전술한 설명에 한정되는 것은 아니며, 제1 높이(H1)와 제2 높이(H2)의 차이(D1)가 장벽 금속층(24)의 두께보다 더 작거나 더 큰 경우에도 필요에 따라 에치 백 공정의 종료 시점을 설정할 수 있다.However, the end point of the etch back process is not limited to the above description, and the difference D1 between the first height H1 and the second height H2 is smaller or larger than the thickness of the barrier metal layer 24. If necessary, the end point of the etch back process can be set.

다음으로 도 2j에 도시된 바와 같이 배선 패턴(도 2i의 25b), 절연 패턴(도 2i의 22a), 장벽 금속층(도 2i의 24) 전체에 대하여 2차 연마를 실시하여 평탄화된 상부면(P1)을 얻는다. 이 때 2차 연마 공정은 CMP 방법을 이용할 수 있고, 이 경우 장벽 금속층(24)을 충분히 연마할 수 있는 금속 CMP용 슬러리로서 실리카, Fe(NO3)3, H2O2 등이 사용될 수 있다. 2차 연마 공정에 의하여 절연 패턴(22b)은 외부로 노출되고, 장벽 금속층(24a)은 트렌치(T2) 내부에만 남게 된다.Next, as shown in FIG. 2J, the upper surface P1 flattened by performing secondary polishing on the entire wiring pattern (25b of FIG. 2I), the insulating pattern (22a of FIG. 2I), and the entire barrier metal layer (24 of FIG. 2I). Get) In this case, the secondary polishing process may use a CMP method, and in this case, silica, Fe (NO 3) 3, H 2 O 2, or the like may be used as the slurry for the metal CMP capable of sufficiently polishing the barrier metal layer 24. The insulating pattern 22b is exposed to the outside by the secondary polishing process, and the barrier metal layer 24a remains only inside the trench T2.

앞서 설명한 바와 같이, 2차 연마 공정에서는 장벽 금속층(24)의 두께만큼만 연마하면 되기 때문에, 종래의 일반적인 CMP에 비해 연마량을 상당량 줄일 수 있다. 따라서 배선 패턴(도 2i의 25b) 상부면에 대한 연마량이 소량에 지나지 않으므로 종래의 과도한 CMP에 의한 디싱 현상을 억제할 수 있다. 또한, 최종적으로 얻어지는 배선 패턴(25c)에서 두께의 균일성을 유지할 수 있다.As described above, in the secondary polishing process, only the thickness of the barrier metal layer 24 needs to be polished, so that the amount of polishing can be considerably reduced compared to conventional CMP. Therefore, since the polishing amount of the upper surface of the wiring pattern (25b of FIG. 2I) is only a small amount, the dishing phenomenon caused by the conventional excessive CMP can be suppressed. In addition, the uniformity of the thickness can be maintained in the wiring pattern 25c finally obtained.

제 2 실시예Second embodiment

본 발명의 제 1 실시예에서는 1차 연마 공정, 에치 백 공정 그리고 2차 연마 공정으로 배선 패턴을 형성하였다. 특히 1차 연마 공정으로 배선 물질을 평탄화한 이후에, 장벽 금속층에 대한 배선 물질의 식각 선택비가 높은 식각 조건으로 에치 백 공정을 진행하여 장벽 금속층이 노출될 때까지 배선 물질을 제거하였다.In the first embodiment of the present invention, the wiring pattern was formed by the primary polishing process, the etch back process and the secondary polishing process. In particular, after the wiring material was planarized by the primary polishing process, the etch back process was performed under an etching condition in which the etching selectivity of the wiring material to the barrier metal layer was high, and the wiring material was removed until the barrier metal layer was exposed.

본 발명의 제 2 실시예에서 1차 연마 공정과 에치 백 공정으로도 디싱 현상이 억제된 배선 패턴을 형성할 수 있다. 즉, 본 발명의 제 2 실시예에 따른 반도체 소자의 배선 형성 방법은, 배선 물질을 1차 연마하여 평탄화한 이후에 에치 백으로 배선 패턴을 형성하는 단계를 진행한다.In the second embodiment of the present invention, a wiring pattern in which dishing is suppressed can also be formed in the primary polishing process and the etch back process. That is, in the method for forming a wiring of the semiconductor device according to the second exemplary embodiment of the present invention, after the first polishing of the wiring material is performed to planarize, the wiring pattern is formed by the etch back.

구체적으로 설명하면, 본 발명의 제 2 실시예에 따른 반도체 소자의 배선 형성 방법은 1차 연마 공정까지는 본 발명의 제 1 실시예에 따른 공정과 동일하게 진행되며, 제 1 실시예에 따른 설명과 중복되기 때문에 설명은 생략한다.Specifically, the wiring forming method of the semiconductor device according to the second exemplary embodiment of the present invention is performed in the same manner as the first exemplary embodiment of the present invention until the first polishing process. The description is omitted because it is duplicated.

마지막으로 배선 물질과 장벽 금속층에 대한 에치 백 공정을 진행하여 절연 패턴으로 분리된 배선 패턴을 형성한다. 이때 에치 백 공정은 장벽 금속층과 배선 물질 사이에 식각 선택비가 없는 식각 조건에서 진행한다. 따라서 절연 패턴이 노출될 때 까지 장벽 금속층과 배선 물질을 에치 백으로 제거함으로써, 절연 패턴은 외부에 노출되고, 장벽 금속층은 트렌치 내부에만 남게 되는 평탄화된 상부면을 얻을 수 있다.Finally, an etch back process is performed on the wiring material and the barrier metal layer to form a wiring pattern separated by an insulating pattern. At this time, the etch back process is performed in an etching condition in which there is no etching selectivity between the barrier metal layer and the wiring material. Thus, by removing the barrier metal layer and the wiring material with an etch back until the insulating pattern is exposed, it is possible to obtain a planarized top surface in which the insulating pattern is exposed to the outside and the barrier metal layer remains only inside the trench.

따라서 1차 연마에 의해 배선 물질의 상부면이 평탄화된 상태에서 식각 선택비가 없는 식각 조건으로 에치 백 공정을 진행하기 때문에, 종래의 일반적인 CMP에 비해 연마량을 상당량 줄일 수 있다. 따라서 배선 패턴 상부면에 대한 연마량이 소량에 지나지 않으므로 종래의 과도한 CMP에 의한 디싱 현상을 억제할 수 있다. 또 한, 최종적으로 얻어지는 배선 패턴에서 두께의 균일성을 유지할 수 있다.Therefore, since the etch back process is performed under the etching conditions without the etching selectivity in the state where the upper surface of the wiring material is flattened by the primary polishing, the amount of polishing can be considerably reduced compared to conventional CMP. Therefore, since the polishing amount on the upper surface of the wiring pattern is only a small amount, the dishing phenomenon caused by the excessive CMP can be suppressed. Moreover, the uniformity of thickness can be maintained in the wiring pattern finally obtained.

이상 설명한 바와 같이, 본 발명에 의한 반도체 소자의 배선 형성 방법은 배선 패턴 상부면의 디싱(dishing) 현상을 방지할 수 있고, 그에 따라 배선 두께를 균일하게 유지할 수 있다. 따라서 반도체 소자의 전기 전도성이 안정되어 동작 특성이 향상되고, 다층 배선 형성시 상호 접합성이 종래에 비해 개선되므로, 반도체 제조 공정의 공정 수율 및 신뢰성을 향상시킬 수 있다.As described above, the wiring forming method of the semiconductor element according to the present invention can prevent dishing of the upper surface of the wiring pattern, thereby keeping the wiring thickness uniform. Therefore, the electrical conductivity of the semiconductor device is stabilized, the operation characteristics are improved, and the interconnectivity in forming the multi-layered wiring is improved compared with the prior art, so that the process yield and the reliability of the semiconductor manufacturing process can be improved.

본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.In the present specification and drawings, preferred embodiments of the present invention have been disclosed, and although specific terms have been used, these are merely used in a general sense to easily explain the technical contents of the present invention and to help the understanding of the present invention. It is not intended to limit the scope. It will be apparent to those skilled in the art that other modifications based on the technical idea of the present invention can be carried out in addition to the embodiments disclosed herein.

Claims (12)

삭제delete (a) 절연층이 마련된 반도체 기판을 준비하는 단계;(a) preparing a semiconductor substrate provided with an insulating layer; (b) 상기 절연층을 패터닝하여 상기 반도체 기판을 부분적으로 노출시키는 절연층 트렌치를 포함하는 절연 패턴을 형성하는 단계;(b) patterning the insulating layer to form an insulating pattern including an insulating layer trench that partially exposes the semiconductor substrate; (c) 상기 반도체 기판과 상기 절연 패턴의 표면을 따라 장벽 금속층을 형성하는 단계;(c) forming a barrier metal layer along surfaces of the semiconductor substrate and the insulating pattern; (d) 상기 절연층 트렌치의 내부를 완전히 채우도록 상기 장벽 금속층 상에 배선 물질을 형성하는 단계;(d) forming a wiring material on the barrier metal layer to completely fill the interior of the insulating layer trench; (e) 상기 배선 물질의 상부면이 평탄화되도록 상기 배선 물질의 일부를 1차 연마하는 단계;(e) first polishing a portion of the wiring material to planarize an upper surface of the wiring material; (f) 상기 배선 물질이 상기 절연층 트렌치 내부에만 남도록 상기 장벽 금속층이 노출될 때까지 상기 배선 물질을 에치 백하는 단계; 및(f) etching back the wiring material until the barrier metal layer is exposed such that the wiring material remains only inside the insulating layer trench; And (g) 상기 절연 패턴이 노출되도록 상기 배선 물질과 상기 장벽 금속층을 2차 연마하여 배선 패턴을 형성하는 단계를 포함하며,(g) secondary polishing the wiring material and the barrier metal layer to expose the insulating pattern to form a wiring pattern, 상기 (b)단계는,In step (b), (b1) 상기 절연층 상에 포토레지스트를 도포하는 단계;(b1) applying a photoresist on the insulating layer; (b2) 상기 포토레지스트를 패터닝하여 상기 절연층을 부분적으로 노출시키는 포토레지스트 패턴을 형성하는 단계;(b2) patterning the photoresist to form a photoresist pattern that partially exposes the insulating layer; (b3) 상기 포토레지스트 패턴을 마스크로 하여 상기 절연층을 식각하여 상기 절연층 트렌치를 형성하는 단계; 및(b3) etching the insulating layer using the photoresist pattern as a mask to form the insulating layer trench; And (b4) 상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.(b4) removing the photoresist pattern. 제 2항에 있어서, 상기 (c) 단계의 상기 장벽 금속층은 TiN, WN, TaN, Ti/TiN, Ti/WN, Ti/TaN 그리고 이들 조합으로 이루어진 합금층으로 이루어진 그룹에서 선택된 것을 특징으로 하는 반도체 소자의 배선 형성 방법.3. The semiconductor according to claim 2, wherein the barrier metal layer of step (c) is selected from the group consisting of TiN, WN, TaN, Ti / TiN, Ti / WN, Ti / TaN, and alloy layers consisting of a combination thereof. Method for forming wiring of the device. 제 3항에 있어서, 상기 (d) 단계의 상기 배선 물질은 W, Al, Cu 그리고 이들 조합으로 이루어진 합금층으로 이루어진 그룹에서 선택된 것을 특징으로 하는 반도체 소자의 배선 형성 방법.4. The method of claim 3, wherein the wiring material of step (d) is selected from the group consisting of alloy layers consisting of W, Al, Cu, and combinations thereof. 제 2항에 있어서, 상기 (e) 단계 및 (f) 단계의 연마 공정은 화학적 기계적 연마 공정인 것을 특징으로 하는 반도체 소자의 배선 형성 방법.The method of claim 2, wherein the polishing process of steps (e) and (f) is a chemical mechanical polishing process. 제 2항에 있어서, 상기 (f)단계는 상기 장벽 금속층에 대한 상기 배선 물질의 식각 선택비가 높은 식각 조건하에서 에치 백 공정을 진행하여 상기 장벽 금속층이 노출될 때까지 상기 배선 물질을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.The method of claim 2, wherein the step (f) comprises etching the wiring material until the barrier metal layer is exposed by performing an etch back process under an etching condition in which the etching selectivity of the wiring material to the barrier metal layer is high. The wiring formation method of the semiconductor element characterized by including. 제 6항에 있어서, 상기 에치 백 공정은 상기 절연층 트렌치 외부의 상기 장벽 금속층 상부면의 높이와 상기 절연층 트렌치 내부의 상기 배선 패턴 상부면의 높이 사이의 차이가 상기 장벽 금속층의 두께와 같아질 때까지 진행하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.The method of claim 6, wherein the etch back process is such that a difference between the height of the top surface of the barrier metal layer outside the insulation layer trench and the height of the top surface of the wiring pattern inside the insulation layer trench is equal to the thickness of the barrier metal layer. The process of forming a wiring of a semiconductor device, characterized by progressing until. (a) 절연층이 마련된 반도체 기판을 준비하는 단계;(a) preparing a semiconductor substrate provided with an insulating layer; (b) 상기 절연층을 패터닝하여 상기 반도체 기판을 부분적으로 노출시키는 절연층 트렌치를 포함하는 절연 패턴을 형성하는 단계;(b) patterning the insulating layer to form an insulating pattern including an insulating layer trench that partially exposes the semiconductor substrate; (c) 상기 반도체 기판과 상기 절연 패턴의 표면을 따라 장벽 금속층을 형성하는 단계;(c) forming a barrier metal layer along surfaces of the semiconductor substrate and the insulating pattern; (d) 상기 절연층 트렌치의 내부를 완전히 채우도록 상기 장벽 금속층 상에 배선 물질을 형성하는 단계;(d) forming a wiring material on the barrier metal layer to completely fill the interior of the insulating layer trench; (e) 상기 배선 물질의 상부면이 평탄화되도록 상기 배선 물질의 일부을 연마하는 단계; 및(e) polishing a portion of the wiring material to planarize an upper surface of the wiring material; And (f) 상기 배선 물질이 상기 절연층 트렌치의 내부에만 남도록, 상기 장벽 금속층과 배선 물질 사이에 식각 선택비가 없는 식각 조건으로 상기 절연 패턴이 노출될 때까지 에치 백을 진행하여 배선 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.(f) forming a wiring pattern by etching back until the insulating pattern is exposed under an etching condition in which there is no etching selectivity between the barrier metal layer and the wiring material so that the wiring material remains only inside the insulating layer trench. Wire forming method of a semiconductor device comprising a. 제 8항에 있어서, 상기 (b)단계는,According to claim 8, wherein step (b) is, (b1) 상기 절연층 상에 포토레지스트를 도포하는 단계;(b1) applying a photoresist on the insulating layer; (b2) 상기 포토레지스트를 패터닝하여 상기 절연층을 부분적으로 노출시키는 포토레지스트 패턴을 형성하는 단계;(b2) patterning the photoresist to form a photoresist pattern that partially exposes the insulating layer; (b3) 상기 포토레지스트 패턴을 마스크로 하여 상기 절연층을 식각하여 상기 절연층 트렌치를 형성하는 단계; 및(b3) etching the insulating layer using the photoresist pattern as a mask to form the insulating layer trench; And (b4) 상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.(b4) removing the photoresist pattern. 제 8항에 있어서, 상기 (c) 단계의 상기 장벽 금속층은 TiN, WN, TaN, Ti/TiN, Ti/WN, Ti/TaN 그리고 이들 조합으로 이루어진 합금층으로 이루어진 그룹에서 선택된 것을 특징으로 하는 반도체 소자의 배선 형성 방법.9. The semiconductor as claimed in claim 8, wherein the barrier metal layer of step (c) is selected from the group consisting of TiN, WN, TaN, Ti / TiN, Ti / WN, Ti / TaN, and alloy layers consisting of a combination thereof. Method for forming wiring of the device. 제 10항에 있어서, 상기 (d) 단계의 상기 배선 물질은 W, Al, Cu 그리고 이들 조합으로 이루어진 합금층으로 이루어진 그룹에서 선택된 것을 특징으로 하는 반도체 소자의 배선 형성 방법.11. The method of claim 10, wherein the wiring material of step (d) is selected from the group consisting of alloy layers consisting of W, Al, Cu, and combinations thereof. 제 8항에 있어서, 상기 (e) 단계의 연마 공정은 화학적 기계적 연마 공정인 것을 특징으로 하는 반도체 소자의 배선 형성 방법.9. The method of claim 8, wherein the polishing step (e) is a chemical mechanical polishing process.
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* Cited by examiner, † Cited by third party
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JP2001189296A (en) * 1999-12-28 2001-07-10 Nec Corp Method for forming metal wiring
JP2001358105A (en) * 2000-06-12 2001-12-26 Mitsubishi Electric Corp Forming method of embedded wiring, cmp device, and semiconductor device and manufacturing method thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001189296A (en) * 1999-12-28 2001-07-10 Nec Corp Method for forming metal wiring
JP2001358105A (en) * 2000-06-12 2001-12-26 Mitsubishi Electric Corp Forming method of embedded wiring, cmp device, and semiconductor device and manufacturing method thereof

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
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13358105 *

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