KR100631973B1 - 가변이득 광대역 증폭기 - Google Patents

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Abstract

본 발명은 피드백(feedback) 및 피드포워드(feedforward) 타입의 가변이득 광대역 증폭기를 제공하는데 그 목적이 있고,
이러한 목적을 달성하기 위해, 본 발명의 가변이득 광대역 증폭기는, 입력신호(Vin)를 반전 증폭하는 피드백 타입의 반전 증폭부(310); 상기 입력 신호(Vin)를 비반전 증폭하는 비반전 증폭부(320); 상기 비반전 증폭부(130)의 이득을 제어하는 이득제어 전류원(330); 및 상기 반전 증폭부(310)와 상기 비반전 증폭부(320)의 각 출력단의 접속점과 전원전압(VDD)단 사이에 연결되어, 상기 각 증폭부의 이득을 제어하는 이득제어 부하부(340)를 포함하여, 상기 반전 증폭부(310)의 출력신호와 상기 비반전 증폭부(320)의 출력신호를 하나의 출력단을 통해 출력하여, 상기 각 증폭부에 의해 발생된 3차 혼변조 주파수(IM3)를 감쇄시켜 상기 입력신호에 포함된 소망 주파수(f1,f2)를 증폭하도록 이루어진다.
광대역 시스템, 저잡음 증폭기, 가변 이득 증폭기, 광대역 증폭기, 피드포워드

Description

가변이득 광대역 증폭기{VARIABLE GAIN WIDE BAND AMPLIFIER}
도 1은 종래의 가변 이득 증폭기를 도시한 회로도
도 2는 도 1에 도시된 가변 이득 증폭기의 이득 제어부의 등가 회로도
도 3은 본 발명에 따른 가변이득 광대역 증폭기를 도시한 회로도
도 4는 도 3에 도시된 가변이득 광대역 증폭기의 증폭 동작 설명도
도 5는 도 3에 도시된 이득제어 부하부의 내부 회로도
도 6은 본 발명의 가변이득 광대역 증폭기의 이득 가변 범위 설명도
* 도면의 주요부분에 대한 부호의 설명 *
310 : 반전 증폭부 311 : 피드백 회로
320 : 비반전 증폭부 330 : 이득제어 전류원
340 : 이득제어 부하부 Vin : 입력신호
VDD : 전원전압 f1,f2 : 소망 주파수
IM3 : 3차 혼변조 주파수 FET30 : 메인 FET 트랜지스터
FET31 ~ FET35 : 제1 내지 제5 FET 트랜지스터
VC1 ~ VC5 : 제1 내지 제5 제어전압
본 발명은 광대역 시스템에 적용되는 저잡음 증폭기 등으로 사용되는 가변이득 광대역 증폭기에 관한 것으로, 특히 피드백(feedback) 및 피드포워드(feedforward) 타입의 가변이득 광대역 증폭기에 관한 것이다.
최근, 통신 시스템은 다중 또는 멀티 밴드화로 인해 서로 다른 2가지 이상의 주파수 채널을 처리하여 한다. 이와 같이, 서로 다른 주파수 채널을 사용하는 통신 시스템에 적용되는 증폭기는, 상기 서로 다른 주파수 채널을 모두 증폭하여야 하므로 광대역으로 이루어져야 하고, 또한 실제 존재하는 증폭기는 비선형적인 특성을 가지므로, 서로 다른 주파수 채널의 간섭에 의해 발생되는 3차 혼변조 왜곡(Third order InterModulation Distortion, IMD3)을 줄일 수 있는 수단이 마련되어야 한다.
종래의 피드백 가변 이득 증폭기중의 하나가 도 1 및 도 2에 도시되어 있다.
도 1은 종래의 가변 이득 증폭기를 도시한 회로도로서, 도 1에 도시된 종래의 가변 이득 증폭기는, 입력신호를 증폭시키는 증폭부(AMP1)와 이득 제어를 위하여 상기 증폭부(AMP1)에 피드백으로 접속된 이득 제어부(GC1)로 이루어져 있다.
상기 증폭부(AMP1)는 전원전압(VDD)단과 접지 사이에 접속된 인덕터(L11) 및 제1 FET 트랜지스터(FET11)로 구성된다. 상기 제1 FET 트랜지스터(FET11)의 게이트는 입력단(Vin)과 접속되어 있으며, 그 드레인은 출력단(Vout)과 접속되어 있다.
상기 이득 제어부(GC1)는 입력단(Vin)과 출력단(Vout)과 사이에 접속되며, 제2 FET 트랜지스터(FET12), 커패시터(C11), 인덕터(L12) 및 제2 FET 트랜지스터(FET12)의 드레인과 소오스 사이에 병렬 접속된 저항(R11)으로 구성된다. 또한 제2 FET 트랜지스터(FET12)의 게이트는 제어단(VC1)과 접속된다. 이와 같은 도 1의 가변 이득 증폭기에 대한 구체적인 설명은 미국특허 제6,285,257호에 개시되어 있다.
도 1에 도시된 종래의 가변 이득 증폭기의 동작을 설명한다. 여기서, 도 1에서의 가변 이득 증폭기의 증폭부(AMP1)는 본 발명이 속하는 기술분야의 널리 알려진 공지기술이므로, 그 설명을 생략한다.
상기 이득 제어부(GC1)에서 저항(R11)은 제2 FET 트랜지스터(FET12)의 드레인과 소오스간의 전압레벨을 동일하게 유지하고, 커패시터(C11)는 제1 FET 트랜지스터(FET11)의 게이트의 전압과 전원전압(VDD)을 분리시킨다. 또한, 제2 FET 트랜지스터(FET12)는 게이트에 인가되는 제어전압(VC1)에 의해 도통되는 전류를 제어하여, 저항(R11)과 함께 가변저항 역할을 수행한다. 인덕터(L12)는 이득 제어부(GC1)의 임피던스 위상이 양의 값을 가질 수 있도록 함으로써 피드백되는 신호의 위상 범위를 넓혀준다.
도 2는 도 1의 가변 이득 증폭기의 이득 제어부의 등가 회로도로서, 도 2는 도 1에 도시된 종래의 가변 이득 증폭기에서, 이득 제어부(GC1)중 제2 FET 트랜지스터(FET12)와 저항(R11)이 병렬 접속된 것을 가변저항으로 등가적으로 표현한 이득 제어부(GC1)의 등가회로도이다.
도 2에 도시된 바와 같이, 이득 제어부(GC1)의 등가회로는 가변저항(R21), 커패시터(C21) 및 인덕터(L21)의 직렬 접속으로 등가적으로 표현된다.
도 1에 도시된 바와 같은 종래의 가변 이득 증폭기는 제어 전압(VC1)에 의하여 가변 저항(R12)의 저항치를 조절함으로써 증폭기의 이득을 조절할 수 있다. 즉, 작은 신호 입력시에는 제어 전압(VC1)을 높여 고이득을 갖도록 하고, 반면 큰 신호 입력시에는 제어 전압(VC1)을 줄여 저이득을 갖도록 한다.
그러나, 종래의 가변 이득 증폭기에서는, 이득 제어를 위해서 피드백 경로(feedback path)상에 액티브 소자인 FET 트랜지스터가 존재하는데, 액티브 소자는 온상태에서는 소자 자체의 특정 저항값을 가지게 되므로, 피드백 경로상의 FET 트랜지스터로 인해 잡음특성이 나빠지게 되는 문제점이 있다.
또한, 종래의 가변 이득 증폭기가, 서로 다른 두 주파수의 채널을 사용하는 광대역 시스템에 적용되는 경우, 서로 다른 두 주파수간의 혼변조 왜곡에 의한 3차 혼변조 주파수가 상기 채널에 인접해서 발생하게 되는데, 종래의 가변이득 증폭기는, 이러한 3차 혼변조 주파수를 감쇄하기 위한 수단을 제시하고 않지 않으므로, 이러한 3차 혼변조 왜곡에 의해 선형성이 나쁘다는 문제점이 있다.
본 발명은 상기한 문제점을 해결하기 위해 제안된 것으로, 그 목적은 부하를 제어하여 이득을 넓은 범위에서 가변할 수 있는 가변이득 광대역 증폭기를 제공하는데 있다.
또한, 본 발명의 다른 목적은 입력신호를 피드포워드(feedforward) 시켜 선형성을 개선한 가변이득 광대역 증폭기를 제공하는데 있다.
상기한 본 발명의 목적을 달성하기 위해서, 본 발명의 가변이득 광대역 증폭기는, 입력신호를 반전 증폭하는 피드백 타입의 반전 증폭부; 상기 입력 신호를 비반전 증폭하는 비반전 증폭부; 상기 비반전 증폭부의 이득을 제어하는 이득제어 전류원; 및 상기 반전 증폭부와 상기 비반전 증폭부의 각 출력단의 접속점과 전원전압단 사이에 연결되어, 상기 각 증폭부의 이득을 제어하는 이득제어 부하부를 포함하여, 상기 반전 증폭부의 출력신호와 상기 비반전 증폭부의 출력신호를 하나의 출력단을 통해 출력하여, 상기 각 증폭부에 의해 발생된 3차 혼변조 주파수를 감쇄시켜 상기 입력신호에 포함된 소망 주파수를 증폭하도록 이루어진 것을 특징으로 한다.
상기 반전 증폭부는, 상기 입력신호단에 연결된 게이트와, 출력신호단에 연결된 드레인 및 접지에 연결된 소오스를 갖는 메인 FET 트랜지스터; 및 상기 메인 FET 트랜지스터의 게이트와 드레인 사이에 직렬 접속된 복수의 수동 소자를 갖는 피드백 회로를 포함하여 이루어진 것을 특징으로 한다.
상기 비반전 증폭부는, 제1 제어전압에 연결된 게이트와, 상기 메인 FET 트랜지스터의 드레인에 연결된 드레인 및 입력신호단에 커플링 커패시터를 통해 연결된 소오스를 갖는 제1 FET 트랜지스터로 이루어지고, 여기서, 상기 제1 제어전압은, 사전에 설정된 크기의 고정 전압으로 이루어진 것을 특징으로 한다.
상기 이득제어 전류원은, 제2 제어전압단에 연결된 게이트와, 상기 비반전 증폭부의 제1 FET 트랜지스터의 소오스에 연결된 드레인과, 접지에 연결된 소오스를 갖는 제2 FET 트랜지스터로 이루어진 것을 특징으로 한다.
상기 이득제어 부하부는, 상기 전원전압단과 출력신호단 사이에 연결된 저항을 포함할 수 있고, 주파수를 확장하기 위하여 저항 대신에 인덕터를 사용할 수 있으며, 저항과 인덕터를 동시에 사용할 수 있다.
이러한 이득제어 부하부는, 상기 출력신호단에 연결된 드레인과, 상기 반전 증폭부의 메인 FET 트랜지스터의 드레인에 연결된 소오스와, 제3 제어전압단에 연결된 게이트를 갖는 제3 FET 트랜지스터를 더 포함할 수 있다. 여기서, 상기 제3 제어전압은 사전에 설정된 크기의 고정 전압으로 이루어질 수 있다.
또한, 상기 이득제어 부하부는, 상기 저항의 양단에 연결된 드레인 및 소오스와, 제4 제어전압단에 연결된 게이트를 갖는 제4 FET 트랜지스터를 더 포함할 수 있다.
게다가, 상기 이득제어 부하부는, 상기 전원전압단에 연결된 드레인과, 상기 제3 FET 트랜지스터의 소오스에 연결된 소오스와, 제5 제어전압단에 연결된 게이트 를 갖는 제5 FET 트랜지스터를 더 포함할 수 있다.
전술한 구성에서, 상기 메인 FET 트랜지스터와 제1 내지 제3 FET 트랜지스터, 그리고 상기 제5 FET 트랜지스터의 전도성 타입은, N채널 타입으로 이루어질 수 있고, 상기 제4 FET 트랜지스터의 전도성 타입은, P채널 타입으로 이루어질 수 있다.
이하, 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 본 발명에 참조된 도면에서 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 부호를 사용할 것이다.
도 3은 본 발명에 따른 가변이득 광대역 증폭기를 도시한 회로도로서, 도 3을 참조하면, 본 발명에 따른 가변이득 광대역 증폭기는, 입력신호(Vin)를 반전 증폭하는 피드백 타입의 반전 증폭부(310)와, 상기 입력 신호(Vin)를 비반전 증폭하는 비반전 증폭부(320)와, 상기 비반전 증폭부(130)의 이득을 제어하는 이득제어 전류원(330)와, 상기 반전 증폭부(310)와 상기 비반전 증폭부(320)의 각 출력단의 접속점과 전원전압(VDD)단 사이에 연결되어, 상기 각 증폭부의 이득을 제어하는 이득제어 부하부(340)를 포함한다.
이러한 본 발명의 가변이득 광대역 증폭기는, 피드포워드 타입으로, 상기 반전 증폭부(310)의 출력신호와 상기 비반전 증폭부(320)의 출력신호를 하나의 출력단을 통해 출력하여, 상기 각 증폭부에 의해 발생된 3차 혼변조 주파수(IM3)를 감 쇄시켜 상기 입력신호에 포함된 소망 주파수(f1,f2)를 증폭하도록 이루어진다.
상기 반전 증폭부(310)는, 상기 입력신호(Vin)단에 연결된 게이트와, 출력신호(Vout)단에 연결된 드레인 및 접지에 연결된 소오스를 갖는 메인 FET 트랜지스터(FET30)와, 상기 메인 FET 트랜지스터(FET30)의 게이트와 드레인 사이에 직렬 접속된 복수의 수동 소자를 갖는 피드백 회로(311)를 포함한다. 여기서, 상기 메인 FET 트랜지스터(FET30)의 전도성 타입은, N채널 타입으로 이루어질 수 있다.
상기 비반전 증폭부(320)는, 제1 제어전압(VC1)에 연결된 게이트와, 상기 메인 FET 트랜지스터(FET30)의 드레인에 연결된 드레인 및 입력신호(Vin)단에 커플링 커패시터(CC)를 통해 연결된 소오스를 갖는 제1 FET 트랜지스터(FET31)로 이루어진다. 여기서, 상기 제1 제어전압(VC1)은 사전에 설정된 크기의 고정 전압으로 이루어질 수 있고, 상기 제1 FET 트랜지스터(FET31)의 전도성 타입은, N채널 타입으로 이루어질 수 있다.
상기 이득제어 전류원(330)은, 제2 제어전압(VC2)단에 연결된 게이트와, 상기 비반전 증폭부(320)의 제1 FET 트랜지스터(FET31)의 소오스에 연결된 드레인과, 접지에 연결된 소오스를 갖는 제2 FET 트랜지스터(FET32)로 이루어진다. 여기서, 상기 제2 FET 트랜지스터(FET32)의 전도성 타입은, N채널 타입으로 이루어질 수 있다.
도 4는 도 3에 도시된 가변이득 광대역 증폭기의 증폭 동작 설명도로서, 도 4에서, 본 발명의 가변이득 광대역 증폭기가 서로 다른 두 주파수의 채널을 사용하 는 광대역 시스템에 적용되는 경우, f1,f2는 서로 다른 두 주파수에 해당되는 소망 주파수이고, IM3은 서로 다른 두 주파수(f1,f2)간의 혼변조 왜곡에 의해 발생된 3차 혼변조 주파수이다.
한편, 상기 이득제어 부하부(340)는 상기 전원전압(VDD)단과 출력신호(Vout)단 사이에 연결된 저항(RD)으로 구성할 수 있고, 또한 주파수를 확장하기 위하여 저항 대신에 인덕터를 사용할 수 있으며, 저항과 인덕터를 동시에 사용할 수 있다.
이러한 상기 이득제어 부하부(340)은 도 5에 도시한 바와 같이 다양하게 구성할 수 있다.
도 5의 (a) 내지 (c)는 도 3에 도시된 이득제어 부하부의 내부 회로에 대한 다양한 예시도로서, 도 5의 (a)에 도시한 바와 같이, 상기 이득제어 부하부(340)는, 상기 전원전압(VDD)단과 출력신호(Vout)단 사이에 연결된 저항(RD)과, 상기 출력신호(Vout)단에 연결된 드레인과, 상기 반전 증폭부(310)의 메인 FET 트랜지스터(FET30)의 드레인에 연결된 소오스와, 제3 제어전압(VC3)단에 연결된 게이트를 갖는 제3 FET 트랜지스터(FET33)를 포함할 수 있다.
또한, 도 5의 (b)에 도시한 바와 같이, 상기 이득제어 부하부(340)는, 상기 전원전압(VDD)단과 출력신호(Vout)단 사이에 연결된 저항(RD)과, 상기 출력신호(Vout)단에 연결된 드레인과, 상기 반전 증폭부(310)의 메인 FET 트랜지스터(FET30)의 드레인에 연결된 소오스와, 제3 제어전압(VC3)단에 연결된 게이트를 갖는 제3 FET 트랜지스터(FET33)와, 상기 저항(RD)의 양단에 연결된 드레인 및 소오 스와, 제4 제어전압(VC4)단에 연결된 게이트를 갖는 제4 FET 트랜지스터(FET34)를 포함할 수 있다.
그리고, 도 5의 (c)에 도시한 바와 같이, 상기 이득제어 부하부(340)는, 상기 전원전압(VDD)단과 출력신호(Vout)단 사이에 연결된 저항(RD)과, 상기 출력신호(Vout)단에 연결된 드레인과, 상기 반전 증폭부(310)의 메인 FET 트랜지스터(FET30)의 드레인에 연결된 소오스와, 제3 제어전압(VC3)단에 연결된 게이트를 갖는 제3 FET 트랜지스터(FET33)와, 상기 저항(RD)의 양단에 연결된 드레인 및 소오스와, 제4 제어전압(VC4)단에 연결된 게이트를 갖는 제4 FET 트랜지스터(FET34)와, 상기 전원전압(VDD)단에 연결된 드레인과, 상기 제3 FET 트랜지스터(FET33)의 소오스에 연결된 소오스와, 제5 제어전압(VC5)단에 연결된 게이트를 갖는 제5 FET 트랜지스터(FET35)를 포함할 수 있다.
도 5에서, 상기 제3 제어전압(VC3)은 사전에 설정된 크기의 고정 전압으로 이루어질 수 있고, 상기 제3 FET 트랜지스터(FET33) 및 상기 제5 FET 트랜지스터(FET35)의 전도성 타입은, N채널 타입으로 이루어질 수 있으며, 상기 제4 FET 트랜지스터(FET34)의 전도성 타입은, P채널 타입으로 이루어질 수 있다.
도 6은 본 발명의 가변이득 광대역 증폭기의 이득 가변 범위 설명도로서, 도 6에서, GR1 내지 GR4는 상기 이득제어 부하부(340)의 부하 가변에 따른 본 발명의 가변이득 광대역 증폭기의 이득 가변 범위를 보이고 있다.
이하, 본 발명의 작용 및 효과를 첨부한 도면에 의거하여 상세히 설명한다.
본 발명의 가변이득 광대역 증폭기가 서로 다른 두 주파수인 소망 주파수(f1,f2)를 처리하는 광대역 시스템에 적용된 경우, 본 발명의 가변이득 광대역 증폭기로 입력되는 입력신호(Vin)에는 상기 소망 주파수(f1,f1)가 있으며, 전술한 바와 같이 소망주파수가 증폭기 시스템을 통과하면서 인접된 3차 혼변조 주파수(IM3)을 발생한다. 이때, 본 발명의 가변이득 광대역 증폭기는 상기 입력신호중 소망 주파수를 증폭하고, 이에 반해 3차 혼변조 주파수(IM3)를 감쇄시키는데, 이에 대해서 도 3 내지 도 6을 참조하여 상세히 설명한다.
먼저, 본 발명의 가변이득 광대역 증폭기의 반전 증폭부(310)는 입력신호(Vin)를 반전 증폭한다. 상기 반전 증폭부(310)가 메인 FET 트랜지스터(FET30)로 이루어지는 경우, 이 메인 FET 트랜지스터(FET30)의 게이트로 입력신호(Vin)가 인가되고, 상기 메인 FET 트랜지스터(FET30)의 드레인으로 출력신호(Vout)가 출력되므로, 상기 메인 FET 트랜지스터(FET30)에 의해, 상기 반전 증폭부(310)는 도 4에 도시한 바와 같이, 상기 입력 신호(Vin)에 포함된 소망 주파수(f1,f2)와, 이 소망 주파수(f1,f2)에 의한 고조파 간섭으로 발생된 3차 혼변조 주파수(IM3)를 180도 위상 반전시켜 증폭한다.
또한, 상기 반전 증폭부(310)의 피드백 회로(311)는 상기 메인 FET 트랜지스터(FET30)의 게이트와 드레인 사이에 직렬 접속된 복수의 수동 소자를 포함하는데, 이때, 복수의 수동소자는 저항, 커패시터 및 인덕터의 조합에 해당되며, 이러한 피드백 회로(311)에 의해 본 발명의 가변이득 광대역 증폭기가 광대역에서의 임피던스 매칭이 이루어져 고주파에서 평탄한 이득을 얻을 수 있다.
다음, 본 발명의 비반전 증폭부(320)는 상기 입력 신호(Vin)를 비반전 증폭하여 출력되는데, 이때, 본 발명의 이득제어 전류원(330)은 비반전 증폭부(130)의 이득을 제어한다.
상기 비반전 증폭부(320)가 제1 FET 트랜지스터(FET31)로 이루어지는 경우, 이 제1 FET 트랜지스터(FET31)의 소오스로 입력신호(Vin)가 입력되고, 상기 제1 FET 트랜지스터(FET31)의 드레인으로 출력신호(Vout)가 출력되므로, 상기 제1 FET 트랜지스터(FET31)에 의해, 상기 비반전 증폭부(320)는, 도 4에 도시한 바와 같이, 상기 입력 신호(Vin)에 포함된 소망 주파수(f1,f2)와, 이 소망 주파수(f1,f2)의 고조파 간섭으로 발생된 3차 혼변조 주파수(IM3)를 위상 변환없이 증폭한다.
여기서, 상기 제1 FET 트랜지스터(FET31)의 게이트로 인가되는 제1 제어전압(VC1)은 예를 들어, 1.1V의 전압으로 고정될 수 있다.
도 4에 도시한 바와 같이, 본 발명의 가변이득 광대역 증폭기에서는, 상기 반전 증폭부(310)의 출력신호와 상기 비반전 증폭부(320)의 출력신호를 하나의 출력단을 통해 출력하여, 입력신호에 포함된 소망 주파수(f1,f2)를 사전에 설정된 크기로 증폭할 수 있고, 이에 반해 3차 혼변조 주파수(IM3)를 아주 작은 크기로 감쇄 시킬 수 있고, 이에 따라 본 발명의 가변이득 광대역 증폭기의 선형성을 개선할 수 있다.
이하, 본 발명의 이득제어 전류원(330)에 의해 상기 비반전 증폭부(320)의 이득을 제어하는 과정에 대해서 설명한다.
상기 이득제어 전류원(330)이 제2 FET 트랜지스터(FET32)로 이루어지는 경우, 상기 제2 FET 트랜지스터(FET32)의 게이트로 인가되는 제2 제어전압(VC2)을 하이 전압 또는 로우전압으로 하여 상기 제2 FET 트랜지스터(FET32)를 온 또는 오프시킬 수 있다.
이때, 상기 제2 FET 트랜지스터(FET32)가 오프되는 경우에는 입력신호(Vin)는 상기 반전 증폭부(310)에 의해서만 증폭되고, 상기 제2 FET 트랜지스터(FET32)가 온되는 경우에는 입력신호는 상기 반전 증폭부(310) 및 비반전 증폭부(320)에 의해 증폭된다.
또한, 상기 제2 FET 트랜지스터(FET32)의 온상태에서, 상기 제2 제어전압(VC2)을 증가시키면, 상기 제2 FET 트랜지스터(FET32)의 드레인과 소오스 양단을 통해 흐르는 전류가 증가하고, 이에 따라, 상기 비반전 증폭부(130)의 제1 FET 트랜지스터(FET31)의 드레인과 소오스 양단을 통해 흐르는 전류도 증가하여, 결국 상기 제1 FET 트랜지스터(FET31)에 의한 신호 증폭 이득도 상승하게 된다.
이에 반해, 제2 제어전압(VC2)을 감소시키면, 상기 제1 FET 트랜지스터 (FET31) 및 제2 FET 트랜지스터(FET32)의 드레인과 소오스 양단을 통해 흐르는 전류가 감소하여, 결국 상기 제1 FET 트랜지스터(FET31)에 의한 신호 증폭 이득도 감소한다.
이와 같이, 상기 이득제어 전류원(330)을 통해, 상기 비반전 증폭부(320)의 이득을 제어하여, 출력신호(Vout)에 포함되는 소망 주파수(f1,f2) 및 3차 혼변조 주파수(IM3)의 크기를 조절할 수 있다. 이에 따라 비반전 증폭부(320)에 의한 3차 혼변조 주파수(IM3)의 크기를 조절하면, 3차 혼변조 주파수(IM3)가 거의 제거될 수도 있다.
한편, 상기 반전 증폭부(310)의 메인 FET 트랜지스터(FET30)의 특성과, 상기 비반전 증폭부(320)의 제1 FET 트랜지스터(FET31)의 특성이 서로 다른 트랜지스터를 각각 사용하는 경우, 상기 반전 증폭부(310)와 비반전 증폭부(320)에 의해 소망 주파수의 신호는 소정 크기로 출력되고, 3차 혼변조 주파수의 신호 크기는 대폭 감쇄될 수 있다.
이러한 동작에 대해 보다 상세히 설명하면, 상기 반전 증폭기(310)에 의한 출력(y1)은 입력 주파수(1차 항)와 3차 혼변조 주파수(3차항)를 고려하면 하기 수학식 1과 같이 표현될 수 있고, 상기 비반전 증폭부(320)에 의한 출력(y2)은 입력 주파수와 3차 혼변조 주파수를 고려하면 하기 수학식 2와 같이 표현될 수 있다.
Figure 112005011202746-pat00001
Figure 112005011202746-pat00002
여기서, y는 반전 증폭기(310)의 출력이고, x는 입력이고, A는 이득이고, α는 FET30의 크기에 따라 결정되는 상수이다. 여기서, 부호 '-'는 위상 반전을 의미한다. 그리고, y2는 비반전 증폭기(320)의 출력이고, β는 FET31의 크기에 따라 결정되는 상수이다.
또한, 본 발명의 가변이득 광대역 증폭기의 출력(Vout)은 상기 반전 증폭기(310)의 출력과 상기 비반전 증폭부(320)의 출력이 하나의 출력단을 통해 합쳐져서 출력되므로, 상기 출력(Vout)은 하기 수학식 3과 같이 표현될 수 있다.
Figure 112005011202746-pat00003
상기 수학식 3에서, A는 상기 반전 증폭기(310)의 이득이므로 메인 FET 트랜지스터(FET30)의 전류와 상기 이득제어 부하부(340)의 저항에 의하여 결정되고, α는 메인 FET 트랜지스터(FET30)의 길이(length)와 폭(width)에 의하여 결정된다. B는 상기 비반전 증폭부(320)의 이득으로 상기 제1 FET 트랜지스터(FET31)의 전류와 상기 이득제어 부하부(340)의 저항에 의하여 결정되고, β는 상기 제1 FET 트랜지스터(FET31)의 길이(length) 및 폭(width)에 의하여 결정된다.
이에 따르면, 상기 A와 B가 전류와 저항에 의하여 결정되면, 상기 비반전 증폭부(320)의 제1 FET 트랜지스터(FET31)의 크기를 조절하여 상기 수학식 3에서의 3차항의 계수인 'Bβ-Aα'가 영(zero)이 되도록 하여 3차항 성분을 제거할 수 있으며, 이에 따라, 본 발명의 가변이득 광대역 증폭기의 선형성을 개선할 수 있다.
그 다음, 본 발명의 이득제어 부하부(340)는 자체 부하가 상기 반전 증폭부(310) 및 비반전 증폭부(320)를 포함하는 본 발명의 가변이득 광대역 증폭기의 이득에 영향을 미치므로, 상기 이득제어 부하부(340)의 부하를 가변시키는 경우, 본 발명의 가변이득 광대역 증폭기의 이득을 제어할 수 있다. 이에 대해서 후술한다.
도 5를 참조하면, 상기 반전 증폭부(310) 및 비반전 증폭부(320)를 포함하는 본 발명의 가변이득 광대역 증폭기는 상기 이득제어 부하부(340)에 의해 제공되는 전체저항(RT)과 FET의 특성에 의해서 이득이 결정되는데, 여기서, FET의 특성은 FET의 전달 컨덕턴스(trans-conductance) 및 FET 크기를 포함한다. 상기 이득제어 부하부(340)에서 제공되는 저항(RD)이 본 발명의 증폭부(310,320)의 이득에 미치는 영향은 수학식4에 의해 설명될 수 있다.
Figure 112005011202746-pat00004
여기서, A는 이득이고, gm은 전달 컨덕턴스(trans-conductance)이다.
상기 수학식 4에서 보인 바와 같이, 상기 이득제어 부하부(340)에서 제공되는 전체저항(RT)이 커지면 본 발명의 가변이득 광대역 증폭기의 이득도 커진다.
먼저, 상기 이득제어 부하부(340)가 도 3에 보인 바와 같이, 저항(RD)으로 이루어진 경우에, 상기 이득제어 부하부(340)는 전체 저항(RT)은 상기 저항(RD)에 해당되고, 이 저항(RD)에 의해 상기 반전 증폭부(310)의 이득은 가변되지 않고 고정되지만, 상기 비반전 증폭부(320)의 이득이 제2 제어전압(VC2)에 따라 가변되므로, 이때 본 발명의 가변이득 광대역 증폭기는 도 6에 도시된 GR1과 같이 소정의 이득 가변 범위를 갖는다.
다음, 도 5의 (a)에 도시한 바와 같이, 상기 이득제어 부하부(340)의 저항(RD)에 제3 FET 트랜지스터(FET33)가 직렬로 추가된 경우, 상기 제3 FET 트랜지스터(FET33)의 게이트로 인가되는 제3 제어전압(VC3)이 소정의 전압(예 1.8V)이면, 상기 제3 FET 트랜지스터(FET33)는 자체 저항을 가지게 되고, 이에 따라 상기 이득제어 부하부(340)는 전체 저항(RT)은 상기 저항(RD)보다는 큰 저항이 되므로, 이때 본 발명의 가변이득 광대역 증폭기는 도 6에 도시된 GR2와 같이 소정의 이득 가변 범위를 갖는다. 여기서, 상기 GR2는 상기 GR1보다는 높은 이득까지 가변할 수 있음을 보이고 있다.
그 다음, 도 5의 (b)에 도시한 바와 같이, 도 5의 (a)의 이득제어 부하부(340)의 저항(RD)에 병렬로 제4 FET 트랜지스터(FET34)가 더 추가되는 경우에, 상기 제4 FET 트랜지스터(FET34)의 게이트로 인가되는 제4 제어전압(VC4)이 소정의 전압(예 0V ~ 1.8V)이면, 상기 제4 FET 트랜지스터(FET34)는 상기 제4 제어전압(VC4)의 크기에 따른 저항을 가지게 되고, 이에 따라 상기 이득제어 부하부(340)는 전체 저항(RT)은 도 5의 (b)의 전체저항보다는 작은 저항이 되므로, 이때 본 발명의 가변이득 광대역 증폭기는 도 6에 도시된 GR3과 같이 소정의 이득 가변 범위를 갖는다. 여기서, 상기 GR3은 상기 GR2보다 낮은 이득까지 가변할 수 있음을 보이고 있다.
그리고, 도 5의 (c)에 도시한 바와 같이, 도 5의 (b)의 이득제어 부하부(340)에 병렬로 제5 FET 트랜지스터(FET35)가 더 추가되는 경우에, 상기 제5 FET 트랜지스터(FET35)의 게이트로 인가되는 제5제어전압(VC5)이 소정의 전압(예 0V ~ 1.8V)이면, 상기 제5 FET 트랜지스터(FET35)는 상기 제5 제어전압(VC4)의 크기에 따른 저항을 가지게 되고, 이에 따라 상기 이득제어 부하부(340)는 전체 저항(RT)은 도 5의 (c)의 전체저항보다는 더 작은 저항이 되므로, 이때 본 발명의 가변이득 광대역 증폭기는 도 6에 도시된 GR4와 같이 소정의 이득 가변 범위를 갖는다. 여기서, 상기 GR4는 상기 GR3보다 더 낮은 이득까지 가변할 수 있음을 보이고 있다.
도 5를 참조하여 전술한 바와 같아, 상기 제3 내지 제5 제어전압(VC3 - VC5)에 의해, 상기 제3 FET 트랜지스터(FET33) 내지 제5 FET 트랜지스터(FET35)의 동작을 제어하여, 상기 반전 증폭부(310)의 이득 가변 범위를 GR1에서 GR4까지 조절할 수 있으므로, 본 발명의 가변이득 광대역 증폭기는 상기 이득제어 부하부(340)에 의해 도 6에 도시된 바와 같이 넓은 이득 가변 범위 GR를 갖게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고 특허청구범위에 의해 한정되며, 본 발명의 장치는 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백하다.
상술한 바와 같은 본 발명에 따르면, 부하를 제어하여 이득을 넓은 범위에서 가변할 수 있고, 또한, 입력신호를 반전 및 비반전 증폭시켜 하나의 출력단으로 출력하여 소망하는 주파수를 사전에 설정한 크기로 증폭할 수 있는 반면, 3차 혼 변 조 주파수를 현저히 감쇄시켜 선형성을 개선할 수 있는 효과가 있다.

Claims (12)

  1. 입력신호를 반전 증폭하는 피드백 타입의 반전 증폭부;
    상기 입력 신호를 비반전 증폭하는 비반전 증폭부;
    상기 비반전 증폭부의 이득을 제어하는 이득제어 전류원; 및
    상기 반전 증폭부와 상기 비반전 증폭부의 각 출력단의 접속점과 전원전압단 사이에 연결되어, 상기 각 증폭부의 이득을 제어하는 이득제어 부하부를 포함하여,
    상기 반전 증폭부의 출력신호와 상기 비반전 증폭부의 출력신호를 하나의 출력단을 통해 출력하여, 상기 각 증폭부에 의해 발생된 3차 혼변조 주파수를 감쇄시켜 상기 입력신호에 포함된 소망 주파수를 증폭하도록 이루어진 것을 특징으로 하는 가변이득 광대역 증폭기.
  2. 제1항에 있어서, 상기 반전 증폭부는
    상기 입력신호단에 연결된 게이트와, 출력신호단에 연결된 드레인 및 접지에 연결된 소오스를 갖는 메인 FET 트랜지스터; 및
    상기 메인 FET 트랜지스터의 게이트와 드레인 사이에 직렬 접속된 복수의 수동 소자를 갖는 피드백 회로
    를 포함하여 이루어진 것을 특징으로 하는 가변이득 광대역 증폭기.
  3. 제2항에 있어서, 상기 비반전 증폭부는
    제1 제어전압에 연결된 게이트와, 상기 메인 FET 트랜지스터의 드레인에 연결된 드레인 및 입력신호단에 커플링 커패시터를 통해 연결된 소오스를 갖는 제1 FET 트랜지스터
    로 이루어진 것을 특징으로 하는 가변이득 광대역 증폭기.
  4. 제3항에 있어서, 상기 제1 제어전압은
    사전에 설정된 크기의 고정 전압으로 이루어진 것을 특징으로 하는 가변이득 광대역 증폭기.
  5. 제3항에 있어서, 상기 이득제어 전류원은
    제2 제어전압단에 연결된 게이트와, 상기 비반전 증폭부의 제1 FET 트랜지스터의 소오스에 연결된 드레인과, 접지에 연결된 소오스를 갖는 제2 FET 트랜지스터
    로 이루어진 것을 특징으로 하는 가변이득 광대역 증폭기.
  6. 제5항에 있어서, 상기 이득제어 부하부는
    상기 전원전압단과 출력신호단 사이에 연결된 저항
    을 포함하는 것을 특징으로 하는 가변이득 광대역 증폭기.
  7. 제6항에 있어서, 상기 이득제어 부하부는
    상기 출력신호단에 연결된 드레인과, 상기 반전 증폭부의 메인 FET 트랜지스 터의 드레인에 연결된 소오스와, 제3 제어전압단에 연결된 게이트를 갖는 제3 FET 트랜지스터
    를 더 포함하는 것을 특징으로 하는 가변이득 광대역 증폭기.
  8. 제7항에 있어서, 상기 제3 제어전압은
    사전에 설정된 크기의 고정 전압으로 이루어진 것을 특징으로 하는 가변이득 광대역 증폭기.
  9. 제7항에 있어서, 상기 이득제어 부하부는
    상기 저항의 양단에 연결된 드레인 및 소오스와, 제4 제어전압단에 연결된 게이트를 갖는 제4 FET 트랜지스터
    를 더 포함하는 것을 특징으로 하는 가변이득 광대역 증폭기.
  10. 제9항에 있어서, 상기 이득제어 부하부는
    상기 전원전압단에 연결된 드레인과, 상기 제3 FET 트랜지스터의 소오스에 연결된 소오스와, 제5 제어전압단에 연결된 게이트를 갖는 제5 FET 트랜지스터
    를 더 포함하는 것을 특징으로 하는 가변이득 광대역 증폭기.
  11. 제10항에 있어서, 상기 메인 FET 트랜지스터와 제1 내지 제3 FET 트랜지스터, 그리고 상기 제5 FET 트랜지스터의 전도성 타입은
    N채널 타입으로 이루어진 것을 특징으로 하는 가변이득 광대역 증폭기.
  12. 제10항에 있어서, 상기 제4 FET 트랜지스터의 전도성 타입은
    P채널 타입으로 이루어진 것을 특징으로 하는 가변이득 광대역 증폭기.
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