KR100629254B1

KR100629254B1 - Semiconductor memory device

Info

Publication number: KR100629254B1
Application number: KR1019990041703A
Authority: KR
Inventors: 원종학
Original assignee: 삼성전자주식회사
Priority date: 1999-09-29
Filing date: 1999-09-29
Publication date: 2006-09-29
Also published as: KR20010029079A

Abstract

본 발명은 반도체 메모리 장치를 공개한다. 그 장치는 복수개의 메모리 셀 어레이 블록들, 소정 갯수의 센스 증폭기 인에이블 제어신호들 각각에 응답하여 상기 복수개의 메모리 셀 어레이 블록들로부터 리드되는 데이터를 증폭하여 출력하기 위한 소정 갯수의 그룹들의 복수개의 센스 증폭기들, 및 소정 갯수의 마스킹 제어신호들 각각과 센스 증폭기 인에이블 신호를 각각 입력하여 소정 갯수의 마스킹 제어신호들 각각이 지정하는 사이클에서 센스 증폭기 인에이블 신호를 비활성화함에 의해서 소정 갯수의 센스 증폭기 인에이블 제어신호들을 발생하기 위한 소정 갯수의 센스 증폭기 인에이블 제어회로들로 구성되어 있다. 따라서, 리드 데이터 마스킹 동작 수행시에 센스 증폭기의 동작을 디스에이블시킴으로써 센스 증폭기를 구성하는 트랜지스터들을 통한 전류 소모를 방지할 수 있다.The present invention discloses a semiconductor memory device. The apparatus includes a plurality of groups of a predetermined number of groups for amplifying and outputting data read from the plurality of memory cell array blocks in response to each of a plurality of memory cell array blocks and a predetermined number of sense amplifier enable control signals. A predetermined number of sense amplifiers by inputting each of the sense amplifiers and the predetermined number of masking control signals and the sense amplifier enable signal, respectively, to deactivate the sense amplifier enable signal in a cycle designated by each of the predetermined number of masking control signals. And a predetermined number of sense amplifier enable control circuits for generating enable control signals. Therefore, by disabling the operation of the sense amplifier when performing the read data masking operation, it is possible to prevent current consumption through the transistors constituting the sense amplifier.

Description

반도체 메모리 장치{Semiconductor memory device}Semiconductor memory device

도1은 종래의 반도체 메모리 장치의 데이터 리드 방법을 설명하기 위한 실시예의 블록도이다.1 is a block diagram of an embodiment for explaining a data reading method of a conventional semiconductor memory device.

도2는 도1에 나타낸 센스 증폭기의 실시예의 회로도이다.FIG. 2 is a circuit diagram of an embodiment of the sense amplifier shown in FIG.

도3(a), (b)는 도2에 나타낸 센스 증폭기의 동작에 따라 전원전압(VDD) 및 접지전압(VSS)를 통하여 흐르는 전류 소모를 나타내는 시뮬레이션 그래프이다.3A and 3B are simulation graphs showing current consumption flowing through a power supply voltage VDD and a ground voltage VSS according to the operation of the sense amplifier shown in FIG.

도4는 본 발명의 반도체 메모리 장치의 데이터 리드 방법을 설명하기 위한 실시예의 블록도이다.4 is a block diagram of an embodiment for explaining a data reading method of a semiconductor memory device of the present invention.

도5는 도4에 나타낸 센스 증폭기 인에이블 제어회로의 실시예의 회로도이다.FIG. 5 is a circuit diagram of an embodiment of the sense amplifier enable control circuit shown in FIG.

도6은 본 발명의 반도체 메모리 장치의 데이터 리드 방법을 설명하기 위한 동작 타이밍도이다.6 is an operation timing diagram for explaining a data read method of the semiconductor memory device of the present invention.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 리드 데이터 마스킹 동작 수행시에 센스 증폭기를 통하여 흐르는 전류 소모를 줄일 수 있는 반도체 메모리 장치에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device capable of reducing current consumption flowing through a sense amplifier when performing a read data masking operation.

종래의 반도체 메모리 장치는 리드 데이터 마스킹 동작 수행시에 데이터 마스킹 제어신호와 무관하게 센스 증폭기 인에이블 신호가 발생되도록 구성되어 있었기 때문에 센스 증폭기를 구성하는 트랜지스터들이 동작하여 전류 소모가 발생되게 된다는 문제점이 있었다.In the conventional semiconductor memory device, since the sense amplifier enable signal is generated regardless of the data masking control signal when the read data masking operation is performed, transistors constituting the sense amplifier operate to generate current consumption. .

도1은 종래의 반도체 메모리 장치의 데이터 리드 방법을 설명하기 위한 실시예의 블록도로서, 메모리 셀 어레이 블록들(10-1, ..., 10-n), 센스 증폭기들(12-1, 12-2, ..., 12-k), 및 데이터 출력 버퍼들(14-1, 14-2, ..., 14-k)로 구성되어 있다. FIG. 1 is a block diagram of an exemplary embodiment for explaining a data read method of a conventional semiconductor memory device, and includes memory cell array blocks 10-1,..., 10-n, and sense amplifiers 12-1, 12. -2, ..., 12-k), and data output buffers 14-1, 14-2, ..., 14-k.

도1에 나타낸 블록도를 이용하여 데이터 리드 방법을 설명하면 다음과 같다. Referring to the data reading method using the block diagram shown in FIG.

메모리 셀 어레이 블록들(10-1, ..., 10-n) 각각은 로컬 데이터 입출력 라인쌍 그룹들(LIOL1, ..., LIOLn) 각각을 통하여 전송되는 데이터를 저장하고, 저장된 데이터를 로컬 데이터 입출력 라인쌍 그룹들(LIOL1, ..., LIOLn) 각각으로 전송한다. 메인 데이터 입출력 라인쌍 그룹(MIOL)은 로컬 데이터 입출력 라인쌍 그룹들(LIOL1, ..., LIOLn) 각각으로부터 전송되는 데이터를 전송한다. 센스 증폭기들(12-1, 12-2, ..., 12-k) 각각은 센스 증폭기 인에이블 신호(PIOSE)에 응답하여 메인 데이터 입출력 라인쌍 그룹(MIOL)으로부터 전송되는 데이터를 증폭하여 출력한다. 데이터 출력버퍼들(14-1, 14-2, ..., 14-k) 각각은 제어신호(PTRST)에 응답하여 센스 증폭기들(12-1, 12-2, ..., 12-k) 각각으로부터 리드되는 데이터가 출력되는 것을 방지한다. 제어신호(PTRST)는 외부로부터 입력되는 마스킹 제어신호(DQM)를 버퍼하여 발생되는 마스킹 제어신호(PDQM)에 응답하여 발생되는 신호로서, 데이터 마스킹 동작 수행시에 발생되는 신호이다. 즉, 종래의 반도체 메모리 장치의 리드 데이터 마스킹 동작은 제어신호(PTRST)에 응답하여 데이터 출력버퍼들(14-1, 14-2, ..., 14-k)의 동작을 디스에이블함에 의해서 수행된다.Each of the memory cell array blocks 10-1, ..., 10-n stores data transmitted through each of the local data input / output line pair groups LIOL1, ..., LIOLn, and stores the stored data locally. Data I / O line pair groups LIOL1, ..., LIOLn are transmitted to each. The main data input / output line pair group MIOL transmits data transmitted from each of the local data input / output line pair groups LIOL1,..., LIOLn. Each of the sense amplifiers 12-1, 12-2, ..., 12-k amplifies and outputs data transmitted from the main data input / output line pair group MIOL in response to the sense amplifier enable signal PIOSE. do. Each of the data output buffers 14-1, 14-2, ..., 14-k has sense amplifiers 12-1, 12-2, ..., 12-k in response to the control signal PTRST. ) Data to be read from each is prevented from being output. The control signal PTRST is a signal generated in response to the masking control signal PDQM generated by buffering the masking control signal DQM input from the outside and is a signal generated when performing the data masking operation. That is, the read data masking operation of the conventional semiconductor memory device is performed by disabling the operations of the data output buffers 14-1, 14-2, ..., 14-k in response to the control signal PTRST. do.

도1에 나타낸 블록도는 하나의 마스킹 제어신호(PDQM)가 입력되는 경우의 예를 나타낸 것이다. 그러나, 마스킹 제어신호(PDQM)는 소정 비트의 데이터를 마스킹하기 위하여 사용되는 것으로, 데이터의 비트 수가 많은 경우에는 마스킹 제어신호의 수 또한 증가하게 된다.The block diagram shown in FIG. 1 shows an example in which one masking control signal PDQM is input. However, the masking control signal PDQM is used to mask data of a predetermined bit, and when the number of bits of data is large, the number of masking control signals also increases.

도2는 도1에 나타낸 센스 증폭기의 구성을 나타내는 회로도로서, 인버터들(I1, I2, I3, I4, I5, I6, I9), 인버터들(I7, I8)로 구성된 래치(L1), PMOS트랜지스터들(P1, P2, P3, P4, P5, P6)과 NMOS트랜지스터들(N1, N2, N3, N4, N5)로 구성된 센스 증폭기(SA), PMOS트랜지스터(P7), 및 NMOS트랜지스터들(N6, N7)로 구성되어 있다.FIG. 2 is a circuit diagram showing the configuration of the sense amplifier shown in FIG. 1, which includes inverters I1, I2, I3, I4, I5, I6 and I9, a latch L1 composed of inverters I7 and I8, and a PMOS transistor. Sense amplifier SA, PMOS transistor P7, and NMOS transistors N6, consisting of P1, P2, P3, P4, P5, P6 and NMOS transistors N1, N2, N3, N4, N5. N7).

도2에 나타낸 회로의 동작을 설명하면 다음과 같다.The operation of the circuit shown in Fig. 2 is as follows.

도2에 나타낸 회로는 파워 업시에 프리셋트 신호(PRESET)가 "로우"레벨이 되어 NMOS트랜지스터(N7)가 온됨으로써 "로우"레벨의 신호를 발생한다. 래치(L1)는 "로우"레벨의 신호를 반전하고 래치하여 "하이"레벨의 신호를 발생한다. 인버터(I9)는 "하이"레벨의 신호를 반전하여 "로우"레벨의 신호를 데이터 출력신호(DO)로 발생한다. 그리고, 정상 동작시에 도2에 나타낸 회로는 프리셋트 신호(PRESET)가 "하이"레벨이 되어 NMOS트랜지스터(N7)가 오프됨으로써 래치(L1)에 래치된 데이터를 데이터 출력신호(DO)로 출력하게 된다. In the circuit shown in Fig. 2, the preset signal PRESET becomes " low " level at power-up and the NMOS transistor N7 is turned on to generate a " low " level signal. The latch L1 inverts and latches the signal of the "low" level to generate a signal of the "high" level. The inverter I9 inverts the signal of the "high" level and generates a signal of the "low" level as the data output signal DO. In the normal operation, the circuit shown in FIG. 2 outputs the data latched to the latch L1 as the data output signal DO by turning off the NMOS transistor N7 when the preset signal PRESET becomes "high" level. Done.

센스 증폭기(SA)는 정상 동작시에 "로우"레벨의 센스 증폭기 인에이블 신호(PIOSE)가 인가되면 NMOS트랜지스터(N5)가 오프됨에 따라 디스에이블된다. 그리고, PMOS트랜지스터들(P1, P2)이 온됨에 따라 "하이"레벨의 신호를 발생하고, "하이"레벨의 신호에 응답하여 NMOS트랜지스터들(N1, N2)이 온된다. 센스 증폭기(SA)가 디스에이블되면 인버터(I1)는 "로우"레벨의 출력신호를 발생하고, 인버터들(I4, I5)은 각각 "로우"레벨과 "하이"레벨의 출력신호를 발생한다. 따라서, PMOS트랜지스터(P7)와 NMOS트랜지스터(N6)가 오프되어, 래치(L1)에 래치된 데이터를 출력신호(DO)로 발생한다.The sense amplifier SA is disabled as the NMOS transistor N5 is turned off when the sense amplifier enable signal PIOSE of the "low" level is applied during normal operation. Then, as the PMOS transistors P1 and P2 are turned on, a "high" level signal is generated, and the NMOS transistors N1 and N2 are turned on in response to the "high" level signal. When the sense amplifier SA is disabled, the inverter I1 generates an output signal of "low" level, and the inverters I4 and I5 generate an output signal of "low" level and "high" level, respectively. Therefore, the PMOS transistor P7 and the NMOS transistor N6 are turned off to generate the data latched in the latch L1 as the output signal DO.

그리고, 센스 증폭기(SA)는 정상 동작시에 "하이"레벨의 센스 증폭기 인에이블 신호(PIOSE)가 인가되면 NMOS트랜지스터(N5)가 온되고, PMOS트랜지스터들(P5, P6)이 오프됨에 인에이블된다. 그러면, 센스 증폭기(SA)는 메인 데이터 입출력 라인쌍 그룹(MIOL)의 데이터의 전압 차를 증폭하여 "하이"레벨 또는 "로우"레벨의 출력신호를 발생한다. In addition, when the sense amplifier enable signal PIOSE of the "high" level is applied in the normal operation, the sense amplifier SA is enabled because the NMOS transistor N5 is turned on and the PMOS transistors P5 and P6 are turned off. do. Then, the sense amplifier SA amplifies the voltage difference of the data of the main data input / output line pair group MIOL to generate an output signal of "high" level or "low" level.

메인 데이터 입출력 라인쌍 그룹(MIOL)의 메인 데이터 입출력 라인을 MIOL이라고 하고, 반전 메인 데이터 입출력 라인을 MIOLB라고 할 때, 메인 데이터 입출력 라인(MIOL)의 데이터(MIO)의 전압이 반전 메인 데이터 입출력 라인(MIOLB)의 데이터(MIOB)의 전압보다 큰 경우에는 NMOS트랜지스터(N4)가 온되어 "로우"레벨의 신호가 NMOS트랜지스터(N2)의 소스로 전달된다. 이때, NMOS트랜지스터들(N1, N2)이 온되어 있으므로 NMOS트랜지스터(N2)의 드레인으로 "로우"레벨의 신호가 전달된다. 그리고, 이 "로우"레벨의 신호에 응답하여 PMOS트랜지스터(P3)가 온됨으로써 NMOS 트랜지스터(N1)의 드레인으로 "하이"레벨의 신호가 전달된다. 인버터(I1)는 "로우"레벨의 신호를 발생하고, 인버터들(I4, I5)은 각각 "하이"레벨과 "로우"레벨의 신호를 각각 발생한다. 따라서, PMOS트랜지스터(P7)가 온되고, NMOS트랜지스터(N6)가 오프되어 PMOS트랜지스터(P7)의 드레인으로 "하이"레벨의 신호가 출력된다. 래치(L1)는 "하이"레벨의 신호를 반전하여 래치하여 "로우"레벨의 신호를 출력한다. 인버터(I9)는 "로우"레벨의 신호를 반전하여 "하이"레벨의 데이터 출력신호(DO)를 발생한다. When the main data I / O line of the main data I / O line pair group MIOL is called MIOL and the inverted main data I / O line is called MIOLB, the voltage of the data MIO of the main data I / O line MIOL is inverted. When the voltage of the data MIOB of MIOLB is greater than the voltage of the data MIOB, the NMOS transistor N4 is turned on so that a signal of the "low" level is transmitted to the source of the NMOS transistor N2. At this time, since the NMOS transistors N1 and N2 are turned on, a "low" level signal is transferred to the drain of the NMOS transistor N2. Then, the PMOS transistor P3 is turned on in response to the "low" level signal, so that the "high" level signal is transferred to the drain of the NMOS transistor N1. Inverter I1 generates a signal of "low" level, and inverters I4 and I5 generate signals of "high" level and "low" level, respectively. Therefore, the PMOS transistor P7 is turned on, the NMOS transistor N6 is turned off, and a "high" level signal is output to the drain of the PMOS transistor P7. The latch L1 inverts and latches the signal of the "high" level to output the signal of the "low" level. The inverter I9 inverts the signal of the "low" level to generate the data output signal DO of the "high" level.

반면에, 메인 데이터 입출력 라인(MIOL)의 데이터(MIO)의 전압이 반전 메인 데이터 입출력 라인(MIOLB)의 데이터(MIOB)의 전압보다 작은 경우에는 NMOS트랜지스터(N3)가 온되어 "로우"레벨의 신호가 NMOS트랜지스터(N1)의 소스로 전달된다. 이때, NMOS트랜지스터들(N1, N2)이 온되어 있으므로 NMOS트랜지스터(N1)의 드레인으로 "로우"레벨의 신호가 전달된다. 그리고, 이 "로우"레벨의 신호에 응답하여 PMOS트랜지스터(P4)가 온됨으로써 NMOS트랜지스터(N2)의 드레인으로 "하이"레벨의 신호가 전달된다. 인버터(I1)는 "하이"레벨의 신호를 발생하고, 인버터들(I4, I5)은 각각의 "로우"레벨과 "하이"레벨의 신호를 발생한다. 따라서, PMOS트랜지스터(P7)가 오프되고, NMOS트랜지스터(N6)가 온되어 NMOS트랜지스터(N6)의 드레인으로 "로우"레벨의 신호가 출력된다. 래치(L1)는 "로우"레벨의 신호를 반전하여 래치하여 "하이"레벨의 신호를 출력한다. 인버터(I9)는 "하이"레벨의 신호를 반전하여 "로우"레벨의 데이터 출력신호(DO)를 발생한다.On the other hand, when the voltage of the data MIO of the main data input / output line MIOL is smaller than the voltage of the data MIOB of the inverting main data input / output line MIOLB, the NMOS transistor N3 is turned on to have a "low" level. The signal is delivered to the source of the NMOS transistor N1. At this time, since the NMOS transistors N1 and N2 are turned on, a "low" level signal is transferred to the drain of the NMOS transistor N1. Then, the PMOS transistor P4 is turned on in response to the "low" level signal, so that the "high" level signal is transferred to the drain of the NMOS transistor N2. The inverter I1 generates a signal of "high" level, and the inverters I4 and I5 generate signals of respective "low" level and "high" level. Therefore, the PMOS transistor P7 is turned off, the NMOS transistor N6 is turned on, and a "low" level signal is output to the drain of the NMOS transistor N6. The latch L1 inverts and latches the signal of the "low" level to output the signal of the "high" level. The inverter I9 inverts the signal of the "high" level to generate the data output signal DO of the "low" level.

즉, 도1에 나타낸 센스 증폭기는 "로우"레벨의 프리셋트 신호(PRESET)에 응 답하여 "로우"레벨의 데이터 출력신호(DO)를 발생하고, "로우"레벨의 센스 증폭기 인에이블 신호(PIOSE)에 응답하여 센스 증폭기(SA)는 디스에이블되고, 래치(L1)에 래치된 데이터를 데이터 출력신호(DO)로 출력한다. 그리고, "하이"레벨의 센스 증폭기 인에이블 신호(PIOSE)에 응답하여 센스 증폭기(SA)는 인에이블되어, 메인 데이터 입출력 라인(MIOL)의 데이터를 증폭하여 데이터 출력신호(DO)로 출력한다.That is, the sense amplifier shown in FIG. 1 generates a data output signal DO having a "low" level in response to a preset signal PRESET having a "low" level, and a sense amplifier enable signal PIOSE having a "low" level. In response to the sense amplifier SA, the sense amplifier SA is disabled and outputs data latched to the latch L1 as a data output signal DO. In response to the "high" level sense amplifier enable signal PIOSE, the sense amplifier SA is enabled to amplify the data of the main data input / output line MIOL and output the amplified data as a data output signal DO.

도3(a)에 나타낸 바와 같이 메인 데이터 입출력 라인(MIOL)에 데이터(MIOL, MIOLB)가 상보적인 레벨로 천이하고, 센스 증폭기 인에이블 신호(PIOSE)가 "하이"레벨로 천이하는 경우에, 센스 증폭기가 동작함에 따라 도3(b)에 나타낸 바와 같이 전류 소모가 발생한다. As shown in Fig. 3A, when the data MIOL and MIOLB transition to a complementary level to the main data input / output line MIOL, and the sense amplifier enable signal PIOSE transitions to the "high" level, As the sense amplifier operates, current consumption occurs as shown in Fig. 3B.

즉, 종래의 반도체 메모리 장치는 리드 데이터 마스킹 동작시에 마스킹 제어신호와 상관없이 센스 증폭기 인에이블 신호(PIOSE)가 "하이"레벨이 되어 센스 증폭기가 동작하게 됨으로써 센스 증폭기를 구성하는 트랜지스터들이 동작하여 전류 소모가 발생된다는 문제점이 있었다.That is, in the conventional semiconductor memory device, in the read data masking operation, the transistors configuring the sense amplifier operate because the sense amplifier enable signal PIOSE becomes “high” level regardless of the masking control signal. There was a problem that current consumption occurs.

본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 리드 데이터 마스킹 동작 수행시에 센스 증폭기를 구성하는 트랜지스터들을 통한 전류 소모를 방지할 수 있는 반도체 메모리 장치를 제공하는데 있다.An object of the present invention is to provide a semiconductor memory device that can prevent the current consumption through the transistors constituting the sense amplifier when performing the read data masking operation in order to solve the problems of the prior art.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 복수개의 메모리 셀 어레이 블록들, 소정 갯수의 센스 증폭기 인에이블 제어신호들 각각에 응답하여 상기 복수개의 메모리 셀 어레이 블록들로부터 리드되는 데이터를 증폭하여 출력하기 위한 소정 갯수의 그룹들의 복수개의 센스 증폭기들, 및 소정 갯수의 마스킹 제어신호들 각각과 센스 증폭기 인에이블 신호를 각각 입력하여 상기 소정 갯수의 마스킹 제어신호들 각각이 지정하는 사이클에서 상기 센스 증폭기 인에이블 신호를 비활성화함에 의해서 상기 소정 갯수의 센스 증폭기 인에이블 제어신호들을 발생하기 위한 소정 갯수의 센스 증폭기 인에이블 제어회로들을 구비하는 것을 특징으로 한다.The semiconductor memory device of the present invention for achieving the above object amplifies data read from the plurality of memory cell array blocks in response to a plurality of memory cell array blocks, a predetermined number of sense amplifier enable control signals, respectively. A plurality of sense amplifiers of a predetermined number of groups for output, and a predetermined number of masking control signals and a sense amplifier enable signal, respectively, for inputting the sense amplifiers in a cycle designated by each of the predetermined number of masking control signals, respectively. And a predetermined number of sense amplifier enable control circuits for generating said predetermined number of sense amplifier enable control signals by deactivating an enable signal.

이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치를 설명하면 다음과 같다.Hereinafter, a semiconductor memory device of the present invention will be described with reference to the accompanying drawings.

도4는 본 발명의 반도체 메모리 장치의 데이터 리드 방법을 설명하기 위한 실시예의 블록도로서, 도1에 나타낸 블록도에 센스 증폭기 인에이블 제어회로(16)가 추가되어 구성되어 있다. FIG. 4 is a block diagram of an embodiment for explaining the data read method of the semiconductor memory device of the present invention, in which a sense amplifier enable control circuit 16 is added to the block diagram shown in FIG.

도4에 나타낸 센스 증폭기 인에이블 제어회로(16)는 클럭신호(PCLK), 마스킹 제어신호(PDQM), 및 센스 증폭기 인에이블 신호(PIOSE)를 입력하여 센스 증폭기 인에이블 제어신호(PIOSEQ)를 발생한다. 클럭신호(PCLK)는 외부로부터 인가되는 클럭신호(CLK)를 버퍼한 신호를, 마스킹 제어신호(PDQM)는 외부로부터 인가되는 마스킹 제어신호(DQM)를 버퍼한 신호를 각각 나타낸다.The sense amplifier enable control circuit 16 shown in FIG. 4 inputs a clock signal PCLK, a masking control signal PDQM, and a sense amplifier enable signal PIOSE to generate a sense amplifier enable control signal PIOSEQ. do. The clock signal PCLK represents a signal buffered from the external clock signal CLK, and the masking control signal PDQM represents a signal buffered from the external masking control signal DQM.

도5는 도4에 나타낸 센스 증폭기 인에이블 제어회로의 실시예의 회로도로서, 인버터(I10), CMOS전송 게이트들(T1, T2), 인버터들(I12, I13)로 구성된 래치(L2), 및 AND게이트(AND)로 구성되어 있다.FIG. 5 is a circuit diagram of the embodiment of the sense amplifier enable control circuit shown in FIG. 4, which includes an inverter I10, CMOS transfer gates T1 and T2, a latch L2 composed of inverters I12 and I13, and AND. It consists of a gate AND.

도5에 나타낸 회로의 동작을 설명하면 다음과 같다.The operation of the circuit shown in Fig. 5 is as follows.

CMOS전송 게이트(T1)는 "로우"레벨의 클럭신호(PCLK)에 응답하여 온되어 마스킹 제어신호(PDQM)를 전송한다. 래치(L2)는 CMOS전송 게이트(T1)의 출력신호를 반전하고 래치한다. CMOS전송 게이트(T2)는 "하이"레벨의 클럭신호(PCLK)에 응답하여 온되어 래치(L2)의 출력신호를 신호(PDQMC)로 전송한다. AND게이트(AND)는 "로우"레벨의 신호(PDQMC)에 응답하여 "로우"레벨의 센스 증폭기 인에이블 제어신호(PIOSEQ)를 발생하고, "하이"레벨의 신호(PDQMC)에 응답하여 센스 증폭기 인에이블 신호(PIOSE)를 센스 증폭기 인에이블 제어신호(PIOSEQ)로 발생한다.The CMOS transfer gate T1 is turned on in response to the "low" level clock signal PCLK to transmit the masking control signal PDQM. The latch L2 inverts and latches the output signal of the CMOS transfer gate T1. The CMOS transfer gate T2 is turned on in response to the clock signal PCLK of the "high" level to transmit the output signal of the latch L2 as the signal PDQMC. The AND gate AND generates a "low" level sense amplifier enable control signal PIOSEQ in response to the "low" level signal PDQMC, and generates a sense amplifier in response to the "high" level signal PDQMC. The enable signal PIOSE is generated as a sense amplifier enable control signal PIOSEQ.

따라서, 본 발명의 반도체 메모리 장치의 센스 증폭기 인에이블 제어회로는 마스킹 제어신호(PDQM)가 "하이"레벨이면 "로우"레벨의 센스 증폭기 인에이블 제어신호(PIOSEQ)를 발생하고, 마스킹 제어신호(PDQM)가 "로우"레벨이면 센스 증폭기 인에이블 신호(PIOSE)를 센스 증폭기 인에이블 제어신호(PIOSEQ)로 발생한다.Therefore, when the masking control signal PDQM is at the "high" level, the sense amplifier enable control circuit of the semiconductor memory device of the present invention generates a sense amplifier enable control signal PIOSEQ having a "low" level, and the masking control signal ( When the PDQM is at the "low" level, the sense amplifier enable signal PIOSE is generated as the sense amplifier enable control signal PIOSEQ.

도6은 본 발명의 반도체 메모리 장치의 리드 데이터 마스킹 동작을 설명하기 위한 동작 타이밍도로서, CAS 레이턴시(latency)가 3이고, 버스트 길이가 4인 경우의 동작 타이밍도이다.FIG. 6 is an operation timing diagram for explaining a read data masking operation of the semiconductor memory device of the present invention, wherein the CAS latency is 3 and the burst length is 4. FIG.

첫 번째 사이클(Ⅰ)에서, 클럭신호(CLK)의 상승 엣지에서 리드 명령(CMD)이 인가되면 리드 동작을 수행한다. 두 번째 사이클(Ⅱ)부터 리드 명령에 응답하여 4개의 컬럼 선택신호(CSL) 및 센스 증폭기 인에이블 신호(PIOSE)가 발생된다. 클럭신호(PCLK)는 클럭신호(CLK)를 버퍼하여 발생되는 신호이고, 마스킹 제어신호(PDQM)는 마스킹 제어신호(DQM)를 버퍼하여 발생되는 신호로 도면에 나타낸 바와 같이 발생된다. 세 번째 사이클(Ⅲ) 및 네번째 사이클(Ⅳ)에서, "하이"레벨의 마스킹 제어신호(PDQM)가 인가되면, 도5의 센스 증폭기 인에이블 제어회로(16)의 CMOS전송 게이트(T1)가 "로우"레벨의 클럭신호(PCLK)에 응답하여 온되어 "하이"레벨의 마스킹 제어신호(PDQM)를 전송하고, 래치(L2)는 "하이"레벨의 마스킹 제어신호(PDQM)를 반전하고 래치하여 "로우"레벨의 신호를 발생한다. 네번째 사이클(Ⅳ)에서, "하이"레벨의 클럭신호(PCLK)에 응답하여 CMOS전송 게이트(T2)가 온되면 "로우"레벨의 신호를 신호(PDQMC)로 전송한다. AND게이트(AND)는 네번째 사이클(Ⅳ)에서 "로우"레벨의 신호(PDQMC) 및 "하이"레벨의 신호(PIOSE)에 응답하여 "로우"레벨의 센스 증폭기 인에이블 제어신호(PIOSEQ)를 발생한다. 즉, 센스 증폭기 인에이블 제어신호(PIOSEQ)는 두 번째 사이클(Ⅱ), 세 번째 사이클(Ⅲ), 및 다섯 번째 사이클(Ⅴ)에서 발생되고, 네 번째 사이클(Ⅳ)에서는 발생되지 않는다. 따라서, 센스 증폭기가 디스에이블되어 동작하지 않게 됨으로써 전류 소모가 발생하지 않게 된다. 그리고, 데이터 출력버퍼 제어신호(PTRST)는 마스킹 제어신호(PDQM)에 응답하여 세 번째 사이클(Ⅲ), 네 번째 사이클(Ⅳ), 및 여섯 번째 사이클(Ⅵ)에서 발생되고, 다섯 번째 사이클(Ⅴ)에서 발생되지 않게 됨으로써 데이터 출력버퍼가 동작하지 않게 된다. 그래서, 세 번째 사이클(Ⅲ), 네 번째 사이클(Ⅳ), 및 여섯 번째 사이클(Ⅵ)에서 데이터(DQ0, DQ1, DQ3)가 발생되고, 다섯 번째 사이클(Ⅴ)에서는 데이터가 출력되지 않게 된다. 데이터 출력버퍼 제어신호(PTRST)는 리드 명령(RE)이 인가된 후 발생되는 3번째 클럭신호(PCLK)에 응답하여 활성화되고, 즉, 리드 명령(RE)이 인가된 후 캐스 레이턴시에 해당하는 클럭 사이클만큼 지연된 후에 활성화되고, 버스트 길이에 해당하는 클럭 사이클, 즉, 4클럭 사이클만큼 활성화 기간을 유지한 후에 비활성화된다. 그리고, 활성화 기간 동안에 마스킹 제어신호(PDQM)에 응답하여 다섯번째 사이클(Ⅴ)에서는 비활성화된다.In the first cycle I, when the read command CMD is applied at the rising edge of the clock signal CLK, the read operation is performed. From the second cycle II, four column select signals CSL and a sense amplifier enable signal PIOSE are generated in response to the read command. The clock signal PCLK is a signal generated by buffering the clock signal CLK, and the masking control signal PDQM is a signal generated by buffering the masking control signal DQM and is generated as shown in the drawing. In the third cycle (III) and the fourth cycle (IV), when the "high" level masking control signal PDQM is applied, the CMOS transfer gate T1 of the sense amplifier enable control circuit 16 of FIG. It is turned on in response to the clock signal PCLK of the low level to transmit the masking control signal PDQM of the high level, and the latch L2 inverts and latches the masking control signal PDQM of the high level. Generates a "low" level signal. In the fourth cycle (IV), when the CMOS transfer gate T2 is turned on in response to the clock signal PCLK at the "high" level, the "low" level signal is transmitted to the signal PDQMC. The AND gate AND generates a "low" level sense amplifier enable control signal PIOSEQ in response to the "low" level signal PDQMC and the "high" level signal PIOSE in the fourth cycle IV. do. That is, the sense amplifier enable control signal PIOSEQ is generated in the second cycle (II), the third cycle (III), and the fifth cycle (V), but not in the fourth cycle (IV). Therefore, the sense amplifier is disabled and inoperative, so that no current consumption occurs. The data output buffer control signal PTRST is generated in the third cycle (III), the fourth cycle (IV), and the sixth cycle (VI) in response to the masking control signal PDQM, and the fifth cycle (V). ), The data output buffer will not work. Thus, data DQ0, DQ1, and DQ3 are generated in the third cycle (III), the fourth cycle (IV), and the sixth cycle (VI), and data is not output in the fifth cycle (V). The data output buffer control signal PTRST is activated in response to the third clock signal PCLK generated after the read command RE is applied, that is, the clock corresponding to the cascade latency after the read command RE is applied. It is activated after a delay by a cycle, and is deactivated after maintaining an activation period for a clock cycle corresponding to the burst length, that is, 4 clock cycles. Then, during the activation period, it is deactivated in the fifth cycle V in response to the masking control signal PDQM.

즉, 본 발명의 반도체 메모리 장치의 센스 증폭기 인에이블 제어회로는 "하이"레벨의 마스킹 제어신호가 발생되는 경우에는 센스 증폭기가 동작하지 않게 함으로써 센스 증폭기를 구성하는 트랜지스터들을 통한 전류 소모를 방지할 수 있다.That is, the sense amplifier enable control circuit of the semiconductor memory device of the present invention can prevent the current consumption through the transistors constituting the sense amplifier by disabling the sense amplifier when a masking control signal having a "high" level is generated. have.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있 음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the present invention without departing from the spirit and scope of the invention described in the claims below. You will understand that you can.

따라서, 본 발명의 반도체 메모리 장치는 리드 데이터 마스킹 동작 수행시에 센스 증폭기의 동작을 디스에이블시킴으로써 센스 증폭기를 구성하는 트랜지스터들을 통한 전류 소모를 방지할 수 있다.Therefore, the semiconductor memory device of the present invention can prevent the current consumption through the transistors constituting the sense amplifier by disabling the operation of the sense amplifier when performing the read data masking operation.

Claims

복수개의 메모리 셀 어레이 블록들; A plurality of memory cell array blocks;

소정 갯수의 센스 증폭기 인에이블 제어신호들 각각에 응답하여 상기 복수개의 메모리 셀 어레이 블록들로부터 리드되는 데이터를 증폭하여 출력하기 위한 소정 갯수의 그룹들의 복수개의 센스 증폭기들; 및A plurality of sense amplifiers in a predetermined number of groups for amplifying and outputting data read from the plurality of memory cell array blocks in response to each of a predetermined number of sense amplifier enable control signals; And

소정 갯수의 마스킹 제어신호들 각각과 센스 증폭기 인에이블 신호를 각각 입력하여 상기 소정 갯수의 센스 증폭기 인에이블 제어신호들을 각각 발생하기 위한 소정 갯수의 센스 증폭기 인에이블 제어회로들을 구비한 것을 특징으로 하는 반도체 메모리 장치.And a predetermined number of sense amplifier enable control circuits for inputting each of a predetermined number of masking control signals and a sense amplifier enable signal, respectively, to generate the predetermined number of sense amplifier enable control signals, respectively. Memory device.

제1항에 있어서, 상기 소정 갯수의 센스 증폭기 인에이블 제어회로들 각각은The method of claim 1, wherein each of the predetermined number of sense amplifier enable control circuits

클럭신호에 응답하여 상기 마스킹 제어신호를 반전하고 래치하고, 상기 클럭신호의 반대 위상의 신호에 응답하여 상기 래치된 신호를 출력하기 래치; 및A latch for inverting and latching the masking control signal in response to a clock signal, and outputting the latched signal in response to a signal of an opposite phase of the clock signal; And

상기 래치의 출력신호와 상기 센스 증폭기 인에이블 신호를 논리곱하여 상기 센스 증폭기 인에이블 제어신호를 출력하기 위한 논리곱 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치.And an AND gate for performing an AND operation on the output signal of the latch and the sense amplifier enable signal to output the sense amplifier enable control signal.

제2항에 있어서, 상기 래치는The method of claim 2, wherein the latch is

상기 클럭신호에 응답하여 상기 마스킹 제어신호를 전송하기 위한 제1전송 게이트;A first transmission gate for transmitting the masking control signal in response to the clock signal;

상기 제1전송 게이트의 출력신호를 반전하기 위한 제1인버터;A first inverter for inverting an output signal of the first transmission gate;

상기 제1인버터의 출력신호를 반전하여 상기 제1인버터로 출력하기 위한 제2인버터; 및A second inverter for inverting the output signal of the first inverter and outputting the inverted signal to the first inverter; And

상기 클럭신호의 반대 위상의 신호에 응답하여 상기 제1인버터의 출력신호를 전송하기 위한 제2전송 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치.And a second transfer gate configured to transmit an output signal of the first inverter in response to a signal of an opposite phase of the clock signal.