KR20040078256A - Main data output driver in semiconductor memory device - Google Patents

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KR20040078256A
KR20040078256A KR1020030013093A KR20030013093A KR20040078256A KR 20040078256 A KR20040078256 A KR 20040078256A KR 1020030013093 A KR1020030013093 A KR 1020030013093A KR 20030013093 A KR20030013093 A KR 20030013093A KR 20040078256 A KR20040078256 A KR 20040078256A
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김승봉
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주식회사 하이닉스반도체
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Abstract

PURPOSE: A main data output driver of a semiconductor memory device is provided to improve a data transfer speed. CONSTITUTION: According to the main data output driver to transfer an output of a main amplifier to a global input/output line during a read operation of a semiconductor memory device, the first and the second node control a signal level of the global input/output line. A control circuit(30) outputs an output signal of the main amplifier to the first and the second node in response to a main data output driver enable signal. A pre-driver circuit(34) controls the first and the second node for the global input/output line to have a signal level between a power supply voltage and a ground voltage in response to a main data output pre-driver enable signal. And an output and driver circuit(31) drives the global input/output line by being controlled by a signal of the first and the second node.

Description

반도체 메모리 장치의 메인 데이타 출력 드라이버{MAIN DATA OUTPUT DRIVER IN SEMICONDUCTOR MEMORY DEVICE}MAIN DATA OUTPUT DRIVER IN SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 메인 데이타 출력 드라이버(Main data output driver)에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory devices, and more particularly to a main data output driver of a semiconductor memory device.

일반적으로 DRAM(Dynamic Random Access Memory) 등의 반도체 메모리 장치는 외부에서 인가되는 X,Y 어드레스 신호를 받아들여 다수의 셀 캐패시터(Cell capacitor) 중 1 개를 선택하여 저장되어 있던 전하를 전압으로 바꾸어 일련의 증폭 과정을 통해 증폭한 뒤 외부에 전달한다.In general, a semiconductor memory device such as a DRAM (Dynamic Random Access Memory) receives an externally applied X and Y address signal, selects one of a plurality of cell capacitors, and converts a stored charge into a voltage to convert a series of charges. After amplification through the amplification process to pass to the outside.

또한, 어드레스와 동시에 외부에서 데이타에 대응하여 입력된 전압을 지정된 셀 캐패시터에 전하 형태로 저장한다.In addition, at the same time as the address, the voltage input corresponding to the data from the outside is stored in a designated cell capacitor in the form of a charge.

다수의 셀 캐패시터 중 원하는 셀에 빠른 시간내에 접근하여 미세한 신호를 정확하고 신속하게 증폭해내기 위해 DRAM은 여러 경로들의 다양한 회로들을 포함하고 있다.The DRAM includes various circuits of various paths to quickly and accurately amplify a minute signal by quickly accessing a desired cell among a plurality of cell capacitors.

한편, DRAM의 리드(Read) 동작시 메모리 셀(Memory cell)에서 읽어내어 증폭한 데이타를 글로벌 입출력(Global Input Output; 이하 GIO라 함) 신호로 내보내기 위한 메인 데이타 출력 드라이버가 필요하게 된다.In the meantime, a main data output driver is required to export data amplified by reading from a memory cell to a global input output (GIO) signal during a DRAM read operation.

도 1은 종래기술에 따른 반도체 메모리 장치의 메인 데이타 출력 드라이버를 도시한 상세 회로도이며, 도 2는 도 1의 동작 파형을 도시한 타이밍도이다.FIG. 1 is a detailed circuit diagram illustrating a main data output driver of a semiconductor memory device according to the related art, and FIG. 2 is a timing diagram illustrating an operation waveform of FIG. 1.

도 1을 참조하면, 종래의 메인 데이타 출력 드라이버는 셀에서 읽어내어 증폭한 메인 증폭기(Main Amplifier)의 신호(MAQ)를 입력으로 하고 메인 데이타 출력 드라이버 인에이블(Main Amplifier Output Enable; 이하 MAOE라 함) 신호의 제어를받아 출력이 각각 MO_P와 MO_N 노드에 연결된 클럭드 인버터(Clocked inverter; CI1, CI2)와, MAOE 신호를 입력으로 받아 MO_P, MO_N 노드 각각에 전원전압(VDD)과 접지전압(VSS)을 공급하기 위한 트랜지스터(P1, N1)와, MO_P 노드와 MO_N 노드의 신호를 각각 입력으로 받고 그 출력이 GIO에 연결되어 있는 인버터를 이루는 트랜지스터(P2, N2)와, GIO에 연결된 래치(L)를 구비한다.Referring to FIG. 1, a conventional main data output driver uses a signal of a main amplifier (MAQ) read and amplified from a cell as an input, and is referred to as a main amplifier output enable (MAOE). ) Is controlled by the clocked inverters (CI1, CI2) connected to the MO_P and MO_N nodes and the MAOE signal as inputs, and the power voltage (VDD) and ground voltage (VSS) at the MO_P and MO_N nodes, respectively. Transistors (P1, N1) for supplying the transistors, transistors (P2, N2) that form an inverter whose output is connected to the GIO with the signals of the MO_P node and the MO_N node, respectively, and the latch (L) connected to the GIO. ).

또한, MAOE 신호를 반전시켜 MAOEB 신호를 생성하기 위한 인버터(INV1)를 포함하며, 래치(L)는 인버터(INV2)와 인버터(INV3)가 서로의 출력을 피드백시키는 구조로 접속되어 있다.In addition, an inverter INV1 for inverting the MAOE signal to generate a MAOEB signal is included, and the latch L is connected in a structure in which the inverter INV2 and the inverter INV3 feed back their mutual outputs.

전술한 구조를 갖는 종래의 메인 출력 드라이버의 동작을 도 2를 참조하여 살펴 본다.An operation of a conventional main output driver having the above-described structure will be described with reference to FIG. 2.

GIO에 '하이 레벨(VDD)'이 래치되어 있는 상태에서 MAQ가 'A'와 같이 '하이 레벨'에서 '로우 레벨(VSS)'로 토글(Toggle)된 상태에서 MAOE 신호가 'B'와 같이 '로우 레벨'에서 '하이 레벨'로 인에이블되면, MO_P 노드는 'C'와 같이 계속 '하이 레벨'로 유지되고, MO_N 노드의 신호가 'D'와 같이 '로우 레벨'에서 '하이 레벨'로 변하게 되므로 GIO 신호가 'E'와 같이 '하이 레벨'에서 '로우 레벨'로 변하게 된다.When MAQ is toggled from 'high level' to 'low level (VSS)' with 'high level (VDD)' latched on GIO, 'MA' is shown as 'B' When enabled from 'low level' to 'high level', the MO_P node remains at 'high level' as in 'C', and the signal of the MO_N node is at 'low level' to 'high level' as in 'D'. Since the GIO signal changes from 'high level' to 'low level' like 'E'.

즉, MAQ가 '로우 레벨'인 상태에서 MAOE가 '하이 레벨'이 되면, P1과 N1은 턴-오프되며, 두 인버터 CI1과 CI2가 인에이블되어 MAQ의 반전된 신호인 '하이 레벨'을 MO_P 노드와 MO_N 노드에 각각 전달하므로 VDD에 의해 '하이 레벨'을 갖던 MO_P 노드는 'C'와 같이 원래의 '하이 레벨'을 유지하게 되며, VSS에 의해 '로우레벨'을 갖던 MO_N 노드는 'D'와 같이 '로우 레벨'에서 '하이 레벨'로 천이된다.That is, when MAOE becomes 'high level' while MAQ is 'low level', P1 and N1 are turned off, and both inverters CI1 and CI2 are enabled so that MO_P is the inverted signal of MAQ. Since it passes to node and MO_N node, MO_P node having 'high level' by VDD maintains original 'high level' like 'C', and MO_N node having 'low level' by VSS is 'D' 'Transition from' low level 'to' high level '.

이 때, MO_P가 노드의 신호가 '하이 레벨'이므로 P2는 턴-오프되고, MO_N 노드가 '하이 레벨'이 되므로 N2는 턴-온되어 GIO에서 VSS로의 전류 패스가 형성되어 GIO는 'E'와 같이 점차 '로우 레벨'이 됨을 알 수 있다.At this time, P2 is turned off because MO_P is the node's signal 'high level', and N2 is turned on because the MO_N node is 'high level' so that the current path from GIO to VSS is formed and GIO is 'E'. As can be seen that gradually become a 'low level'.

한편, 전술한 바와 같은 종래의 메인 데이타 출력 드라이버의 동작에서 볼 수 있듯이 GIO의 데이타 천이가 상당히 지연되어 나타남을 알 수 있다. 이는 GIO 신호가 메모리 칩(Chip) 전체에 분포되어 있는 신호로써 부하가 상당히 많이 걸려 있기 때문에 발생하는 것으로, 이로 인해 데이타 전달 속도가 지연되는 문제점이 발생하게 된다.On the other hand, as can be seen in the operation of the conventional main data output driver as described above, it can be seen that the data transition of the GIO is significantly delayed. This occurs because the GIO signal is a signal distributed throughout the memory chip (Chip) because the load is considerably high, which causes a problem that the data transfer rate is delayed.

본 발명의 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로서, 데이타 전달 속도를 향상시킬 수 있는 반도체 메모리 장치의 메인 데이타 출력 드라이버를 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a main data output driver of a semiconductor memory device capable of improving data transfer speed.

도 1은 종래기술에 따른 반도체 메모리 장치의 메인 데이타 출력 드라이버를 도시한 상세 회로도.1 is a detailed circuit diagram showing a main data output driver of a semiconductor memory device according to the prior art.

도 2는 도 1의 동작 파형을 도시한 타이밍도.FIG. 2 is a timing diagram illustrating an operation waveform of FIG. 1. FIG.

도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치의 메인 데이타 출력 드라이버를 도시한 상세 회로도.3 is a detailed circuit diagram illustrating a main data output driver of a semiconductor memory device according to an embodiment of the present invention.

도 4는 도 3의 동작 파형을 도시한 타이밍도.4 is a timing diagram illustrating an operation waveform of FIG. 3.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

30 : 제어부 31 : 드라이버부30 control unit 31 driver section

32 : 출력부 33 : 래치부32: output portion 33: latch portion

34 : 프리 드라이버부34: pre-driver section

상기 목적을 달성하기 위하여 본 발명은, 반도체 메모리 장치의 리드 동작시 셀에서 리드된 데이타를 증폭하여 출력하는 메인 증폭기의 출력을 글로벌 입출력 라인으로 전달하기 위한 메인 데이타 출력 드라이버에 있어서, 상기 글로벌 입출력 라인의 신호 레벨을 제어하기 위한 제1 및 제2노드; 메인 데이타 출력 드라이버 인에이블 신호에 응답하여 메인 증폭기의 출력 신호를 상기 제1 및 제2노드로 출력하기 위한 제어부; 상기 메인 데이타 출력 드라이버 인에이블 신호가 인에이블되기 전에 발생되는 펄스 형태의 메인 데이타 출력 프리 드라이브 인에이블 신호에 응답하여 상기 제1노드 및 제2노드를 제어하여 상기 글로벌 입출력 라인이 전원전압단과 접지접압단 사이의 신호 레벨을 갖도록 하기 위한 프리 드라이버부; 및 상기 제1노드 및 제2노드의 신호에 제어되어 상기 글로벌 입출력 라인을 구동하기 위한 출력 및 드라이버부를 포함하는 반도체 메모리 장치의 메인 데이타 출력 드라이버를 제공한다.In order to achieve the above object, the present invention, in the main data output driver for transferring the output of the main amplifier to amplify and output the data read from the cell to the global input / output line during the read operation of the semiconductor memory device, the global input / output line First and second nodes for controlling signal levels of the first and second nodes; A control unit for outputting an output signal of a main amplifier to the first and second nodes in response to a main data output driver enable signal; In response to the main data output pre-drive enable signal in the form of a pulse generated before the main data output driver enable signal is enabled, the first node and the second node are controlled so that the global input / output line is connected to a power supply voltage terminal and a ground contact. A pre-driver section for having a signal level between the compression stages; And an output and driver unit controlled by the signals of the first node and the second node to drive the global input / output line.

본 발명은 데이타가 입력되기 전에 GIO 신호의 이전 상태를 체크하여 GIO의 이전 상태와 반대되는 전압 레벨 사이로 GIO가 미리 변하도록 하는 회로를 종래의 메인 데이타 드라이버에 삽입하여, GIO 신호가 VDD에서 VSS 또는 VSS에서 VDD로 한 번에 변하게 하지 않고 VDD와 VSS 사이의 일정 레벨로 변하다가 데이타가 입력됐을 때 VDD나 VSS 레벨로 변하게 하여 GIO의 변화 속도를 빠르게 하여 데이타 전달 속도를 향상시키고자 한다.The present invention inserts a circuit into a conventional main data driver that checks the previous state of the GIO signal before data is input and causes the GIO to change in advance between voltage levels opposite to the previous state of the GIO, so that the GIO signal is VDD or VSS. Instead of changing from VSS to VDD at once, it is changed to a certain level between VDD and VSS, and then changed to VDD or VSS level when data is input to improve the data transfer speed by increasing the speed of GIO change.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치의 메인 데이타 출력드라이버를 도시한 상세 회로도이며, 도 4는 도 3의 동작 파형을 도시한 타이밍도이다.3 is a detailed circuit diagram illustrating a main data output driver of a semiconductor memory device according to an exemplary embodiment of the present invention, and FIG. 4 is a timing diagram illustrating an operation waveform of FIG. 3.

도 3을 참조하면, 본 발명의 일실시예에 따른 메인 데이타 출력 드라이버는, MAOE 신호를 반전시켜 MAOEB 신호를 생성하기 위한 인버터(INV1)와, 셀에서 읽어내어 증폭한 메인 증폭기의 신호(MAQ)를 입력으로 하고 메인 데이타 출력 드라이버를 인에이블(MAOE) 신호의 제어를 받아 출력이 각각 MO_P와 MO_N 노드에 연결된 클럭드 인버터(CI1, CI2)와, MAOE 신호와 MOPRE 신호를 입력으로 받아 MO_P, MO_N 노드 각각에 전원전압(VDD)과 접지전압(VSS)을 공급하기 위한 트랜지스터(P1, N1)와, MO_P 노드와 MO_N 노드의 신호를 각각 입력으로 받고 그 출력이 GIO에 연결되어 있는 인버터를 이루는 트랜지스터(P2, N2)와, GIO에 연결된 래치(L)를 구비하는 바, 이는 도 1에 도시된 종래의 메인 데이타 출력 드라이버와 동일한 구성이므로 동일 부호를 사용하였다.Referring to FIG. 3, the main data output driver according to an embodiment of the present invention includes an inverter INV1 for inverting the MAOE signal and generating a MAOEB signal, and a signal of the main amplifier read and amplified by the cell. Input and the main data output driver is controlled by the enable (MAOE) signal, and the outputs receive the inputs of the clocked inverters (CI1, CI2) connected to the MO_P and MO_N nodes, and the MAOE signal and the MOPRE signals, respectively. Transistors P1 and N1 for supplying the power supply voltage VDD and ground voltage VSS to the nodes, and the transistors forming the inverters whose signals are connected to the GIO and receiving signals from the MO_P and MO_N nodes, respectively. (P2, N2) and a latch (L) connected to the GIO, which is the same configuration as the conventional main data output driver shown in Fig. 1, and the same reference numerals are used.

아울러, 본 발명에서는 종래와 동일한 구성을 갖는 구성 즉, INV1, CI1, CI2로 구성된 제어부(30)와, P1과 N1으로 구성되어 MO_P와 MO_N 노드를 구동하기 위한 드라이버부(31)와, P2와 N2로 구성된 출력부(32)와, 인버터(INV2)와 인버터(INV3)가 서로의 출력을 피드백시키는 구조로 접속된 래치부(L)에 GIO 신호의 전상태를 체크하여 현재의 GIO 신호의 레벨과 변하고자 하는 GIO 신호의 레벨와 보다 빨리 천이되도록 하는 프리 드라이버부(34)를 추가하였다.In addition, in the present invention, the control unit 30 having the same configuration as that of the prior art, that is, the control unit 30 composed of INV1, CI1, CI2, P1 and N1, and the driver unit 31 for driving the MO_P and MO_N nodes, and P2 and The current state of the GIO signal is checked by checking the entire state of the GIO signal on the output portion 32 composed of N2 and the latch portion L connected to the inverter INV2 and the inverter INV3 so as to feed back each other's outputs. In addition, the pre-driver unit 34 is added to make the transition to the GIO signal level and the transition faster.

구체적으로, 프리 드라이버부(34)는, 메인 데이타 출력 프리 드라이브 인에이블(MOPRE; Main Output PRE-enable) 신호를 반전시키기 인버터(INV4)와, MOPRE신호를 게이트 입력으로 하고 P1과 MO_P 노드 사이에 접속된 PMOS 트랜지스터(P3)와, MOPRE 신호를 게이트 입력으로 하고 MO_P 노드에 자신의 일측이 접속된 NMOS 트랜지스터(N3)와, GIO의 신호를 반전시키기 위한 인버터(INV5)와, 인버터(INV5)에 의해 반전된 GIO의 신호를 게이트 입력으로 하고 NMOS 트랜지스터(N3)의 타측과 GIO 사이에 접속된 NMOS 트랜지스터(N4)와, 인버터(INV5)에 의해 반전된 GIO의 신호를 게이트 입력으로 하고 GIO에 그 일측이 접속된 PMOS 트랜지스터(P4)와, MOPRE가 인버터(INV4)에 의해 반전된 신호인 MOPREB를 게이트 입력으로 하고 PMOS 트랜지스터(P4)의 타측과 MO_N 노드 사이에 접속된 PMOS 트랜지스터(P5)와, 인버터(INV4)에 의해 반전된 신호 MOPRE 신호 즉, MOPREB를 게이트 입력으로 하고 PMOS 트랜지스터(P5)의 타측과 NMOS 트랜지스터(N1) 사이에 접속된 NMOS 트랜지스터(N5)를 포함하여 이루어진다.Specifically, the pre-driver unit 34 is configured to invert the main data output pre-drive enable signal (MOPRE) signal between the inverter INV4 and the MOPRE signal as a gate input between the P1 and MO_P nodes. The connected PMOS transistor P3, the NMOS transistor N3 whose one side is connected to the MO_P node with the MOPRE signal as the gate input, and the inverter INV5 and the inverter INV5 for inverting the signal of the GIO. The GIO signal inverted by the gate input is used as the gate input and the NMOS transistor N4 connected between the other side of the NMOS transistor N3 and GIO and the GIO signal inverted by the inverter INV5 are used as the gate inputs. A PMOS transistor P4 connected at one side thereof and a MMOS input signal MOPREB inverted by the inverter INV4 as a gate input, and a PMOS transistor P5 connected between the other side of the PMOS transistor P4 and the MO_N node; Inverter (INV4) And the NMOS transistor N5 connected between the other side of the PMOS transistor P5 and the NMOS transistor N1 with the signal MOPRE signal, ie, MOPREB, inverted by the gate input.

여기서, MOPRE 신호는 메인 데이타 출력 프리 드라이브 인에이블 신호로서, MAQ가 '하이 레벨'에서 '로우 레벨'로 천이된 시점에서 MAOE가 '로우 레벨'에서 '하이 레벨'로 천이되는 시점 사이에 펄스 형태로 발생하는 신호(도 4에서 t1의 '하이 레벨' 주기를 갖는 신호)이며, 메인 증폭기의 일예로는 비트라인 감지증폭기(Bitline sense amplifier)를 들 수 있다.Here, the MOPRE signal is a main data output pre-drive enable signal, and is formed in a pulse form between MAOE transitions from 'low level' to 'high level' when MAQ transitions from 'high level' to 'low level'. The signal generated by the signal (a signal having a 'high level' period of t1 in Fig. 4), an example of the main amplifier is a bitline sense amplifier (Bitline sense amplifier).

이하, 전술한 구조를 갖는 본 발명의 일실시예에 따른 메인 출력 드라이버의 동작을 도 4를 참조하여 살펴 본다.Hereinafter, the operation of the main output driver according to an embodiment of the present invention having the above-described structure will be described with reference to FIG. 4.

GIO에 '하이 레벨(VDD)'가 래치되어 있는 상태에서 MAOE가 '로우 레벨(VSS)'에서 '하이 레벨'로 천이되어 드라이버가 인에이블 상태가 되기 전에 t1의 주기를갖는 짧은 펄스 형태의 MAPRE 신호가 인에이블되면 GIO의 반전된 신호에 의해 MO_P 노드의 신호는 '하이 레벨'로 유지하지만, MO_N 노드의 신호는 MOPRE의 반전된 신호인 MOPREB 신호와 GIO 신호에 의해서 '로우 레벨'에서 GIO의 전상태인 '하이 레벨'과 어느 정도 차이가 있는 레벨로 변하게 되고, GIO도 동시에 '하이 레벨'에서 '하이 레벨'과 '로우 레벨' 사이의 레벨로 변하게 된다.A short pulsed MAPRE with a period of t1 before MAOE transitions from 'low level (VSS)' to 'high level' with the 'high level (VDD)' latched on the GIO, before the driver becomes enabled. When the signal is enabled, the signal of the MO_P node is maintained at the 'high level' by the inverted signal of the GIO, but the signal of the MO_N node is the 'low level' by the MOPREB and GIO signals, which are the inverted signals of the MOPRE. It will change to a level that is somewhat different from the previous 'high level', and the GIO will also change from 'high level' to a level between 'high level' and 'low level'.

이 때, MAOE 신호가 '로우 레벨'에서 '하이 레벨'로 천이되어 드라이버가 인에이블되면, MO_P 노드는 계속 '하이 레벨'을 유지하고 MO_N 노드의 신호는 MOPRE 신호에 의해 GIO 신호의 전상태와 어느 정도 차이가 있는 신호로 미리 변한(미리 구동된(프리 드라이브드된)) 상태에서 '하이 레벨'로 변하게 되어 이에 따라 GIO도 미리 어느 정도 변한 상태에서 '로우 레벨'로 변하게 된다.At this time, if the MAOE signal is transitioned from 'low level' to 'high level' and the driver is enabled, the MO_P node keeps 'high level' and the MO_N node's signal is changed from the previous state of the GIO signal by the MOPRE signal. The signal is changed to a 'high level' from a pre-changed (pre-driven) state with a signal that is somewhat different, so that the GIO also changes to a 'low level' with a predetermined change.

즉, MAQ가 '로우 레벨'인 상태에서 MAOE가 '하이 레벨'이 되기 전에 MAQ의 '로우 레벨' 상태에서, MAOE가 '하이 레벨'로 천이되기 까지의 시점인 t1의 시간 동안의 폭을 갖는 펄스 형태의 MOPRE 신호가 인가되면, N3는 턴-온되며, 이 때 GIO가 전 상태인 '하이 레벨'이므로 INV5의 출력은 '로우 레벨'이 되어 N4는 턴-오프된다.That is, in the 'low level' state of the MAQ before the MAOE becomes 'high level' while the MAQ is 'low level', it has a width for the time t1, which is the time until the MAOE transitions to the 'high level'. When a pulsed MOPRE signal is applied, N3 is turned on. At this time, the output of INV5 is 'low level' and N4 is turned off because GIO is 'high level'.

P4와 P5는 턴-온되며, 이 때 GIO는 '하이 레벨'을 유지하고 있으며 MO_N 노드는 '로우 레벨'을 유지하고 있어, GIO와 MO_N 노드 사이에 전류 패스가 형성되어 MO_N 노드는 도시된 'a'와 같이 '하이 레벨(VDD)' 방향으로 약간의 레벨 상승이 일어나 VDD와 VSS의 사이인 'b'의 레벨을 유지하게 되고, GIO는 그 반대인 'c'와 같이 '로우 레벨(VSS)' 방향으로 약간의 레벨 하강이 일어난다.P4 and P5 are turned on, where GIO maintains 'high level' and MO_N node maintains 'low level', so that a current path is formed between GIO and MO_N node, A slight level rise in the 'high level (VDD)' direction, such as a, maintains the level of 'b' between VDD and VSS, and the GIO 'low level (VSS)' is the opposite of 'c'. There is a slight level drop in the direction.

이 때, MOPRE는 t1의 시간에 해당하는 동안만 '하이 레벨'을 유지하므로 GIO와 NO_N의 레벨 변화는 VDD와 VSS 사이에서 멈추게 되며, MAOE가 '로우 레벨'이므로 CI1과 CI2는 동작하지 않고, N3가 턴-온되더라도 P3와 P2가 오프되어 있어 MO_P 노드의 레벨 변화는 일어나지 않는다.At this time, since MOPRE maintains 'high level' only for the time of t1, the level change of GIO and NO_N stops between VDD and VSS, and CI1 and CI2 do not operate because MAOE is 'low level'. Even if N3 is turned on, the level change of the MO_P node does not occur because P3 and P2 are off.

이어서, MOPRE가 '하이 레벨'에서 '로우 레벨'로 천이되고 MAOE가 '로우 레벨'에서 '하이 레벨'로 인에이블되면, CI1과 CI2는 턴-온되어 인버팅 동작을 하게 된다.Subsequently, when MOPRE transitions from 'high level' to 'low level' and MAOE is enabled from 'low level' to 'high level', CI1 and CI2 are turned on to perform the inverting operation.

MAOE가 '하이 레벨'이므로 P1은 턴-오프되고 MAQ의 '로우 레벨' 신호가 CI1에 의해 반전되어 '하이 레벨' 신호가 P2의 게이트에 인가되므로 P2는 턴-오프된다. MOPRE가 '로우 레벨'이므로 N3와 P5는 턴-오프되며, N5는 턴-온된다.Since MAOE is 'high level', P1 is turned off and P2 is turned off because the 'low level' signal of MAQ is inverted by CI1 and the 'high level' signal is applied to the gate of P2. Since MOPRE is 'low level', N3 and P5 are turned off, and N5 is turned on.

이 때, CI2가 동작하여 MAQ의 반전 신호인 '하이 레벨' 신호가 N2의 게이트에 인가되므로 N2는 턴-온된다.At this time, since the CI2 is operated so that the 'high level' signal, which is the inverted signal of the MAQ, is applied to the gate of N2, N2 is turned on.

따라서, GIO에서 VSS로의 전류 패스가 형성되어 GIO는 점차 '로우 레벨'이 됨을 알 수 있다.Therefore, it can be seen that a current path from the GIO to the VSS is formed so that the GIO gradually becomes a 'low level'.

따라서, MOPRE 신호에 의해 제어되는 프리 드라이버부(34)를 사용하지 않는 종래의 경우인 d에 비해 t2 정도의 시간 만큼 GIO의 빠른 동작을 유도할 수 있게 된다.Therefore, it is possible to induce a quick operation of the GIO by a time of t2 as compared to d, which is a conventional case in which the pre-driver unit 34 controlled by the MOPRE signal is not used.

전술한 바와 같이 이루어지는 본 발명은, 반도체 메모리 장치에 리드 동작시 셀에서 읽어내어 증폭한 데이타를 GIO 라인으로 내보내는 회로로써, 메인 증폭기의 출력을 GIO로 내보내기 전에 GIO 신호 레벨을 전원전압과 접지전압 사이의 레벨로미리 변화시켜 주는 프리 드라이버를 삽입하여 메인 증폭기의 출력을 GIO로 빠르게 전달함으로써 리드 파라미터(Parameter) 특성을 더 좋게 할 수 있음을 실시예를 통해 알아 보았다.According to the present invention as described above, a circuit for outputting data amplified by a cell to a GIO line during a read operation to a semiconductor memory device is output to a GIO line. Through the embodiment, the read parameter can be improved by inserting a pre-driver that changes the level of the signal to the level of P1 and rapidly delivering the output of the main amplifier to the GIO.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상기와 같이 본 발명은 반도체 메모리 장치의 리드 동작시 메인 증폭기의 출력을 글로벌 입출력 라인으로 보다 빨리 전달할 수 있어, 궁극적으로 반도체 메모리 장치의 성능을 향상시킬 수 있는 효과를 기대할 수 있다.As described above, the present invention can deliver the output of the main amplifier to the global input / output line faster during the read operation of the semiconductor memory device, and ultimately, the effect of improving the performance of the semiconductor memory device can be expected.

Claims (7)

반도체 메모리 장치의 리드 동작시 셀에서 리드된 데이타를 증폭하여 출력하는 메인 증폭기의 출력을 글로벌 입출력 라인으로 전달하기 위한 메인 데이타 출력 드라이버에 있어서,In the main data output driver for transferring the output of the main amplifier to a global input output line, amplifying and outputting the data read from the cell during the read operation of the semiconductor memory device, 상기 글로벌 입출력 라인의 신호 레벨을 제어하기 위한 제1 및 제2노드;First and second nodes for controlling signal levels of the global input / output lines; 메인 데이타 출력 드라이버 인에이블 신호에 응답하여 메인 증폭기의 출력 신호를 상기 제1 및 제2노드로 출력하기 위한 제어수단;Control means for outputting an output signal of a main amplifier to the first and second nodes in response to a main data output driver enable signal; 상기 메인 데이타 출력 드라이버 인에이블 신호가 인에이블되기 전에 발생되는 펄스 형태의 메인 데이타 출력 프리 드라이브 인에이블 신호에 응답하여 상기 제1노드 및 제2노드를 제어하여 상기 글로벌 입출력 라인이 전원전압단과 접지접압단 사이의 신호 레벨을 갖도록 하기 위한 프리 드라이버 수단; 및In response to the main data output pre-drive enable signal in the form of a pulse generated before the main data output driver enable signal is enabled, the first node and the second node are controlled so that the global input / output line is connected to a power supply voltage terminal and a ground contact. Pre-driver means for having a signal level between compressions; And 상기 제1노드 및 제2노드의 신호에 제어되어 상기 글로벌 입출력 라인을 구동하기 위한 출력 및 드라이버 수단Output and driver means for controlling the signals of the first and second nodes to drive the global input / output lines 을 포함하는 반도체 메모리 장치의 메인 데이타 출력 드라이버.The main data output driver of the semiconductor memory device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 메인 데이타 출력 프리 드라이브 인에이블 신호는 상기 메인 증폭기의 출력 신호가 '로우 레벨'이 된 시점에서 상기 메인 데이타 출력 드라이버 인에이블신호가 '하이 레벨'이 되는 시점까지의 시간 동안 '하이 레벨'을 유지하는 펄스 신호인 것을 특징으로 하는 반도체 메모리 장치의 메인 데이타 출력 드라이버.The main data output pre-drive enable signal has a 'high level' for a time from when the output signal of the main amplifier becomes 'low level' to when the main data output driver enable signal becomes 'high level'. A main data output driver of a semiconductor memory device, characterized in that the pulse signal is held. 제 1 항에 있어서,The method of claim 1, 상기 글로벌 입출력 라인의 신호 레벨을 래치하고 있는 래치수단을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 메인 데이타 출력 드라이버.And a latch means for latching a signal level of the global input / output line. 제 1 항에 있어서,The method of claim 1, 상기 제어수단은,The control means, 상기 메인 데이타 출력 드라이버 인에이블 신호를 반전시키 위한 제1인버터와,A first inverter for inverting the main data output driver enable signal; 상기 메인 데이타 출력 드라이버를 인에이블 신호에 응답하여 입력되는 상기 상기 메인 증폭기의 신호를 반전시킨 신호를 상기 제1 및 제2노드에 각각 제공하는 제1 및 제2 클럭드 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 메인 데이타 출력 드라이버.And first and second clocked inverters which provide the first and second nodes with signals inverting the signal of the main amplifier inputted in response to an enable signal. The main data output driver of the semiconductor memory device. 제 4 항에 있어서,The method of claim 4, wherein 상기 출력 및 드라이버 수단은,The output and driver means, 상기 메인 데이타 출력 드라이버 인에이블 신호를 게이트 입력으로 하며 그 일측이 전원전압단에 접속된 제1PMOS 트랜지스터;A first PMOS transistor having the main data output driver enable signal as a gate input and one side thereof connected to a power supply voltage terminal; 반전된 상기 메인 데이타 출력 드라이버 인에이블 신호를 게이트 입력으로 하며 그 일측이 접지전압단에 접속된 제1NMOS 트랜지스터;A first NMOS transistor having the inverted main data output driver enable signal as a gate input and one side thereof connected to a ground voltage terminal; 상기 제1노드에 게이트가 접속되고 전원전압단과 상기 글로벌 입출력 라인 사이에 접속된 제2PMOS 트랜지스터; 및A second PMOS transistor having a gate connected to the first node and connected between a power supply voltage terminal and the global input / output line; And 상기 제2노드에 게이트가 접속되고 상기 글로벌 입출력 라인과 접지전압단 사이에 접속된 제2NMOS 트랜지스터A second NMOS transistor having a gate connected to the second node and connected between the global input / output line and a ground voltage terminal 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 메인 데이타 출력 드라이버.The main data output driver of the semiconductor memory device comprising a. 제 5 항에 있어서,The method of claim 5, wherein 상기 프리 드라이버 수단은,The pre-driver means, 상기 메인 데이타 출력 프리 드라이브 인에이블 신호를 반전시키기 위한 제2인버터;A second inverter for inverting the main data output pre-drive enable signal; 상기 메인 데이타 출력 프리 드라이브 인에이블 신호를 게이트 입력으로 하고 상기 제1PMOS 트랜지스터의 타측과 상기 제1노드 사이에 접속된 제3PMOS 트랜지스터;A third PMOS transistor having the main data output pre-drive enable signal as a gate input and connected between the other side of the first PMOS transistor and the first node; 상기 메인 데이타 출력 프리 드라이브 인에이블 신호를 게이트 입력으로 하고 상기 제1노드에 일측이 접속된 제3NMOS 트랜지스터;A third NMOS transistor having the main data output pre-drive enable signal as a gate input and having one side connected to the first node; 상기 글로벌 입출력 라인의 신호를 반전시키기 위한 제3인버터;A third inverter for inverting a signal of the global input / output line; 상기 제3인버터에 의해 반전된 상기 글로벌 입출력 라인의 신호를 게이트 입력으로 하고 상기 제3NMOS 트랜지스터의 타측과 상기 글로벌 입출력 라인 사이에 접속된 제4NMOS 트랜지스터;A fourth NMOS transistor connected as a gate input to a signal of the global input / output line inverted by the third inverter, and connected between the other side of the third NMOS transistor and the global input / output line; 상기 제3인버터에 의해 반전된 상기 글로벌 입출력 라인의 신호를 게이트 입력으로 하고 상기 로벌 입출력 라인에 그 일측이 접속된 제4PMOS 트랜지스터;A fourth PMOS transistor having a signal of the global input / output line inverted by the third inverter as a gate input and having one side connected to the global input / output line; 상기 제2인버터에 의해 반전된 상기 메인 데이타 출력 프리 드라이브 인에이블 신호를 게이트 입력으로 하고 상기 제4PMOS 트랜지스터의 타측과 상기 제2노드 사이에 접속된 제5PMOS 트랜지스터; 및A fifth PMOS transistor connected as a gate input to the main data output pre-drive enable signal inverted by the second inverter and connected between the other side of the fourth PMOS transistor and the second node; And 상기 제2인버터에 의해 반전된 상기 메인 데이타 출력 프리 드라이브 인에이블 신호를 게이트 입력으로 하고 상기 제5PMOS 트랜지스터의 타측과 상기 제1NMOS 트랜지스터의 타측 사이에 접속된 제5NMOS 트랜지스터A fifth NMOS transistor connected as a gate input to the main data output pre-drive enable signal inverted by the second inverter and connected between the other side of the fifth PMOS transistor and the other side of the first NMOS transistor; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 메인 데이타 출력 드라이버.The main data output driver of the semiconductor memory device comprising a. 제 3 항에 있어서,The method of claim 3, wherein 상기 래치수단은,The latch means, 두 개의 인버터가 서로의 출력을 피드백시키는 구조로 접속된 것임을 특징으로 하는 반도체 메모리 장치의 메인 데이타 출력 드라이버.The main data output driver of a semiconductor memory device, characterized in that the two inverters are connected in a feedback structure to each other.
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US7339397B2 (en) 2005-03-31 2008-03-04 Hynix Semiconductor Inc. Data output apparatus and method
KR100837805B1 (en) * 2006-11-14 2008-06-13 주식회사 하이닉스반도체 Semiconductor Memory Apparatus
US8975945B2 (en) 2013-06-17 2015-03-10 SK Hynix Inc. Input and output device and system including the same

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