KR101009397B1 - 반도체 메모리 소자 제조 방법 - Google Patents

반도체 메모리 소자 제조 방법 Download PDF

Info

Publication number
KR101009397B1
KR101009397B1 KR1020080090804A KR20080090804A KR101009397B1 KR 101009397 B1 KR101009397 B1 KR 101009397B1 KR 1020080090804 A KR1020080090804 A KR 1020080090804A KR 20080090804 A KR20080090804 A KR 20080090804A KR 101009397 B1 KR101009397 B1 KR 101009397B1
Authority
KR
South Korea
Prior art keywords
pocket
region
gate pattern
ion implantation
forming
Prior art date
Application number
KR1020080090804A
Other languages
English (en)
Other versions
KR20100031921A (ko
Inventor
홍지호
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020080090804A priority Critical patent/KR101009397B1/ko
Publication of KR20100031921A publication Critical patent/KR20100031921A/ko
Application granted granted Critical
Publication of KR101009397B1 publication Critical patent/KR101009397B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66492—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a pocket or a lightly doped drain selectively formed at the side of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Ceramic Engineering (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 기술에 있어서, 특히 보다 향상된 접합 브레이크다운 전압(enhanced junction breakdown voltage) 특성을 갖는 반도체 메모리 소자의 제조 방법에 관한 것으로, 90nm NOR형 플래시 메모리 제품에 최적으로 적용될 수 있으며, 반도체 기판 상의 셀(Cell) 영역에 게이트 패턴을 형성하는 단계와,상기 게이트 패턴 하부 일측의 상기 반도체 기판에 포켓 이온주입으로 포켓 이온주입 영역을 형성하는 단계와, 상기 게이트 패턴 양측의 상기 반도체 기판에 불순물 이온주입으로 깊은 소스/드레인 영역을 형성하는 단계와, 상기 깊은 소스/드레인 영역보다 얕은 깊이에 포켓 이온주입으로 포켓 경계 영역을 형성하는 단계와, 상기 포켓 경계 영역까지 상기 포켓 경계 영역과 다른 특성을 갖는 금속성 재질을 이온주입하여 소스/드레인을 형성하고, 상기 포켓 경계 영역에 의해 상기 깊은 소스/드레인 영역, 포켓 이온 주입 영역 및 소스/드레인 영역이 구분되는 단계와, 상기 게이트 패턴 양측벽에 사이드월(sidewall)을 형성하는 단계 그리고 상기 사이드월(sidewall)의 경화를 위한 열처리를 진행하는 것이 특징인 발명이다.
반도체 메모리, 접합 브레이크다운 전압(enhanced junction breakdown voltage) 특성, 숏 채널 효과(SCE), 게이트 패턴, 포켓 이온주입, 사이드월

Description

반도체 메모리 소자 제조 방법{method of manufacturing semiconductor memory device}
본 발명은 반도체 기술에 관한 것으로서, 특히 보다 향상된 접합 브레이크다운 전압(enhanced junction breakdown voltage) 특성을 갖는 반도체 메모리 소자의 제조 방법에 관한 것이다.
일반적으로 NOR형 플래시 메모리는 공통 소오스(common source) 방식을 사용하고 있다. 즉, 16개의 셀마다 1개의 컨택(contact)이 형성되며, 이 16개의 셀의 소오스 라인(source line)은 확산층(diffusion layer)로 연결된 구조이다.
최근에는 NOR형 플래시 메모리의 사이즈가 축소되면서 통상적으로 유효 게이트 길이(effective gate length)는 감소하였으나 그와 관련하여 슛 채널 효과(SCE:Short Channel Effect) 문제가 대두되었다.
즉, 유효 게이트 길이의 감소에 따라 기존에 비해 통상적으로 낮은 임계 전압(Vt: threshold voltage)을 가지며 또한 증가된 구동 전류(drive current)를 갖게 되었다. 그러나 원하지 않는 소스-드레인(source-drain)간 채널 영역의 펀치-쓰루(punch-through)에 대한 위험 요소가 증가하는 문제가 생겼다.
그러한 문제를 방지하기 위해서는 소스 및 드레인 영역에 대해 포켓 임플란트 공정(pocket implant process)을 도입하거나 또는 낮은 임계 전압(Vt)을 올려주기 위해 채널 형성을 위한 임플란트(channel implant) 공정에서 보론(B) 등의 불순물의 농도를 증가시켰다.
그러나 포켓 임플란트 공정(pocket implant process)의 도입이나 채널 형성을 위한 임플란트 공정에서의 불순물 농도를 증가시키는 방안은, 벌크(bulk)에 대한 소스 및 드레인 영역의 접합 브레이크다운 전압(junction Break down Voltage) 특성을 저하시키는 원인으로 작용하였다. 예를 들어, 0.13um NOR형 플래시 메모리 제품의 경우, 6V 이상의 접합 브레이크다운 전압(junction BV) 수준을 보이지만 90nm NOR형 플래시 메모리 제품의 경우는 숏 채널 효과(SCE)를 극복하기 위해 전술된 소스 및 드레인 영역에 대한 포켓 임플란트 공정(pocket implant process)을 도입하거나 채널 형성을 위한 임플란트 공정의 조건으로써 채널 형성에 사용되는 불순물(예: 붕소)의 도즈(dose) 량을 약 2배 정도 증가시킨다. 그에 따라, 90nm NOR형 플래시 메모리 제품은 0.13um NOR형 플래시 메모리 제품에 비해 약 1볼트[V] 가량 낮은 5V 수준의 접합 브레이크다운 전압(junction BV) 특성을 보이고 있다.

NOR형 플래시 메모리 제조 공정 조건
0.13um 90nm
유효 게이트 길이 ~ 110nm ~ 60nm
채널 형성을 위한 포켓
임플란트 공정		 비적용 적용
셀의 접합 브레이크다운 전압 6.5볼트 5.5볼트
상기 표 1은 전술된 두 NOR형 플래시 메모리 제조 공정의 특징을 비교한 것이다.
결국, 숏 채널 효과(SCE)를 효과적으로 방지하면서도 접합 브레이크다운 전압(junction BV) 특성은 좋게 하는 공정 조건은 매우 중요하다.
본 발명의 목적은 상기함 점들을 감안하여 안출한 것으로, 숏 채널 효과(SCE)를 효과적으로 방지하면서도 셀 영역의 접합 브레이크다운 전압(junction BV) 특성은 저하시키지 않은 반도체 메모리 소자 제조 방법을 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자 제조 방법의 일 특징은, 반도체 기판 상의 셀(Cell) 영역에 게이트 패턴을 형성하는 단계와,상기 게이트 패턴 하부 일측의 상기 반도체 기판에 포켓 이온주입으로 포켓 이온주입 영역을 형성하는 단계와, 상기 게이트 패턴 양측의 상기 반도체 기판에 불순물 이온주입으로 깊은 소스/드레인 영역을 형성하는 단계와, 상기 깊은 소스/드레인 영역보다 얕은 깊이에 포켓 이온주입으로 포켓 경계 영역을 형성하는 단계와, 상기 포켓 경계 영역까지 상기 포켓 경계 영역과 다른 특성을 갖는 금속성 재질을 이온주입하여 소스/드레인을 형성하고, 상기 포켓 경계 영역에 의해 상기 깊은 소스/드레인 영역, 포켓 이온 주입 영역 및 소스/드레인 영역이 구분되는 단계와, 상기 게이트 패턴 양측벽에 사이드월(sidewall)을 형성하는 단계 그리고 상기 사이드월(sidewall)의 경화를 위한 열처리를 진행하는 단계로 이루어지는 것이다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자 제조 방법의 다른 특징은, 반도체 기판 상의 셀(Cell) 영역에 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴 하부 일측의 상기 반도체 기판에 포켓 이온주입으로 포켓 이온주입 영역을 형성하는 단계와, 상기 게이트 패턴 양측의 상기 반도체 기판에 불순물 이온주입으로 깊은 소스/드레인 영역을 형성하는 단계와, 상기 게이트 패턴 양측벽에 사이드월(sidewall)을 형성하는 단계와, 상기 깊은 소스/드레인 영역보다 얕은 깊이에 포켓 이온주입으로 포켓 경계 영역을 형성하는 단계와, 상기 사이드월(sidewall)의 경화를 위한 열처리를 진행하는 단계 그리고 상기 포켓 경계 영역까지 상기 포켓 경계 영역과 다른 특성을 갖는 금속성 재질을 이온주입하여 소스/드레인을 형성하고, 상기 포켓 경계 영역에 의해 상기 깊은 소스/드레인 영역, 포켓 이온 주입 영역 및 소스/드레인 영역이 구분되는 단계로 이루어지는 것이다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자 제조 방법의 또 다른 특징은, 반도체 기판 상의 셀(Cell) 영역에 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴 하부 일측의 상기 반도체 기판에 포켓 이온주입으로 포켓 이온주입 영역을 형성하는 단계와, 상기 게이트 패턴 양측의 상기 반도체 기판에 불순물 이온주입으로 깊은 소스/드레인 영역을 형성하는 단계와, 상기 깊은 소스/드레인 영역보다 얕은 깊이에 포켓 이온주입으로 포켓 경계 영역을 형성하는 단계와, 상기 게이트 패턴 양측벽에 사이드월(sidewall)을 형성하는 단계와, 상기 사이드월(sidewall)의 경화를 위한 열처리를 진행하는 단계 그리고 상기 포켓 경계 영역까지 상기 포켓 경계 영역과 다른 특성을 갖는 금속성 재질을 이온주입하여 소스/드레인을 형성하고, 상기 포켓 경계 영역에 의해 상기 깊은 소스/드레인 영역, 포켓 이온 주입 영역 및 소스/드레인 영역이 구분되는 단계로 이루어지는 것이다.
본 발명에 따르면, 숏 채널 효과(SCE)를 효과적으로 방지하면서도 셀 영역의 접합 브레이크다운 전압(junction BV) 특성은 저하시키지 않는다.
특히, 본 발명을 90nm NOR형 플래시 메모리 제품에 적용함으로써, 그의 성능 및 수율 향상을 도모할 수 있다.
본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 반도체 메모리 소자 제조 방법의 바람직한 실시 예를 자세히 설명한다. 특히, 이하 설명되는 반도체 메모리 소자 제조 방법은 90nm NOR형 플래시 메모리 제품에 최적으로 적용될 수 있다.
본 발명에서는 게이트 패턴의 사이드월(sidewall)에 대한 경화를 위해 진행되는 열처리 이전에 포켓 경계 영역을 형성하는 것이다. 상기 포켓 경계 영역은 틸트 이온주입(Tilt implant)으로 형성되는 것으로, 게이트 패턴 양측의 반도체 기판 내에 높은 원자량의 재질을 경사지게 이온주입하여 형성되는 비정질화된 경계(barrier) 영역이다.
[제1 실시 예]
도 1은 본 발명에 따른 반도체 메모리 소자 구조를 나타낸 단면도이고, 도 2는 본 발명의 제1 실시 예에 따른 반도체 메모리 소자 제조 절차를 나타낸 흐름도이다.
도 1 및 2를 참조하면, 반도체 기판 상의 셀(Cell) 영역에 게이트 패턴(10)을 형성한다(S10). 상기 게이트 패턴(10)은 최하부에 산화물의 터널막(tunnel layer)을 포함하며, 그 터널막 상에 적층된 플로팅 게이트(floating gate), ONO(Oxide-Nitride-Oxide)막 및 컨트롤 게이트(control gate)를 포함한다.
상기 게이트 패턴(10) 형성 이후에 그 게이트 패턴(10)과 오버랩되도록 그 게이트 패턴(10)의 하부까지 포켓 이온주입하여 반도체 기판에 포켓 이온주입 영역(30)을 형성한다(S11). 여기서, 포켓 이온주입 영역(30)은 이후에 형성되는 소스/드레인(source/drain)(60)간 채널 영역의 펀치-쓰루(punch-through)를 방지하기 위한 것으로, 도 1에 도시된 바와 같이 게이트 패턴(10)의 하부 일측에 형성된다.
이어, 게이트 패턴(10)의 양측의 반도체 기판에 높은 이온주입 에너지로 불순물을 이온주입하여 깊은 소스/드레인 영역(40)을 형성한다(S12).
이어, 깊은 소스/드레인 영역(40)보다 얕은 깊이에 포켓 이온주입으로 포켓 경계 영역(50)을 형성한다(S13). 전술된 바와 같이, 포켓 경계 영역(50)은 틸트 이온주입(Tilt implant)으로 형성되며, 게이트 패턴(10) 양측의 반도체 기판 내에 높은 원자량의 재질을 경사지게 이온주입하여 형성된다. 포켓 경계 영역(50)의 형성 시에는 불순물 이온으로 비금속성의 BF2(불화붕소)또는 B(붕소)을 이용하며, 틸트 이온주입은 15도 경사지게 진행하되, 그 15도를 기준으로 -10도 내지 +10도까지 변경가능하다.
이어, 상기 형성된 포켓 경계 영역(50)까지 불순물을 이온주입하여 게이트 패턴(10) 양측에 소스/드레인(60)을 형성한다(S14). 소스/드레인은 포켓 경계 영역(50)과 다른 특성을 갖는 즉, 금속성 재질을 이온주입하여 형성된다.
상기한 포켓 이온주입 또는 일반적인 이온주입이 완료된 후에, 게이트 패 턴(10) 양측벽에 사이드월(sidewall)(20)을 형성한다(S15).
그리고, 그 사이드월(sidewall)(20)의 경화를 위해 반도체 기판 전체에 대한 열처리를 진행한다(S16).
[제2 실시 예]
도 1은 본 발명에 따른 반도체 메모리 소자 구조를 나타낸 단면도이고, 도 3은 본 발명의 제2 실시 예에 따른 반도체 메모리 소자 제조 절차를 나타낸 흐름도로써, 도 2의 경우에 대비하여 사이드월(20)을 포켓 경계 영역(50)의 형성 이전에 형성하며, 그 포켓 경계 영역(50) 형성 이후에 사이드월(20)의 경화를 위한 열처리를 진행하는 것이다. 그리고 그 열처리 후에 소스/드레인 영역(60)을 형성하는 예이다.
도 1 및 3을 참조하면, 반도체 기판 상의 셀(Cell) 영역에 게이트 패턴(10)을 형성한다(S20). 상기 게이트 패턴(10)은 최하부에 산화물의 터널막(tunnel layer)을 포함하며, 그 터널막 상에 적층된 플로팅 게이트(floating gate), ONO(Oxide-Nitride-Oxide)막 및 컨트롤 게이트(control gate)를 포함한다.
상기 게이트 패턴(10) 형성 이후에 그 게이트 패턴(10)과 오버랩되도록 그 게이트 패턴(10)의 하부까지 포켓 이온주입하여 반도체 기판에 포켓 이온주입 영역(30)을 형성한다(S21). 여기서, 포켓 이온주입 영역(30)은 이후에 형성되는 소스/드레인(source/drain)(60)간 채널 영역의 펀치-쓰루(punch-through)를 방지하기 위한 것으로, 도 1에 도시된 바와 같이 게이트 패턴(10)의 하부 일측에 형성된다.
이어, 게이트 패턴(10)의 양측의 반도체 기판에 높은 이온주입 에너지로 불순물을 이온주입하여 깊은 소스/드레인 영역(40)을 형성한다(S22).
이어, 게이트 패턴(10) 양측벽에 사이드월(sidewall)(20)을 형성한다(S23).
이어, 깊은 소스/드레인 영역(40)보다 얕은 깊이에 포켓 이온주입으로 포켓 경계 영역(50)을 형성한다(S24). 전술된 바와 같이, 포켓 경계 영역(50)은 틸트 이온주입(Tilt implant)으로 형성되며, 게이트 패턴(10) 양측의 반도체 기판 내에 높은 원자량의 재질을 경사지게 이온주입하여 형성된다. 포켓 경계 영역(50)의 형성 시에는 불순물 이온으로 비금속성의 BF2(불화붕소)또는 B(붕소)을 이용하며, 틸트 이온주입은 15도 경사지게 진행하되, 그 15도를 기준으로 -10도 내지 +10도까지 변경가능하다.
이어, 상기 게이트 패턴(10)의 양측벽에 형성된 사이드월(sidewall)(20)의 경화를 위해 반도체 기판 전체에 대한 열처리를 진행한다(S25).
그리고, 상기 형성된 포켓 경계 영역(50)까지 불순물을 이온주입하여 게이트 패턴(10) 양측에 소스/드레인(60)을 형성한다(S26). 소스/드레인은 포켓 경계 영역(50)과 다른 특성을 갖는 즉, 금속성 재질을 이온주입하여 형성된다.
[제3 실시 예]
도 1은 본 발명에 따른 반도체 메모리 소자 구조를 나타낸 단면도이고, 도 4는 본 발명의 제3 실시 예에 따른 반도체 메모리 소자 제조 절차를 나타낸 흐름도 로써, 도 2의 경우에 대비하여 포켓 경계 영역(50)의 형성 이후에 게이트 패턴(10)의 양측벽에 사이드월(20)을 형성하며, 그 사이드월(20)의 경화를 위한 열처리를 진행한 이후에 소스/드레인 영역(60)을 형성하는 예이다.
도 1 및 4를 참조하면, 반도체 기판 상의 셀(Cell) 영역에 게이트 패턴(10)을 형성한다(S30). 상기 게이트 패턴(10)은 최하부에 산화물의 터널막(tunnel layer)을 포함하며, 그 터널막 상에 적층된 플로팅 게이트(floating gate), ONO(Oxide-Nitride-Oxide)막 및 컨트롤 게이트(control gate)를 포함한다.
상기 게이트 패턴(10) 형성 이후에 그 게이트 패턴(10)과 오버랩되도록 그 게이트 패턴(10)의 하부까지 포켓 이온주입하여 반도체 기판에 포켓 이온주입 영역(30)을 형성한다(S31). 여기서, 포켓 이온주입 영역(30)은 이후에 형성되는 소스/드레인(source/drain)(60)간 채널 영역의 펀치-쓰루(punch-through)를 방지하기 위한 것으로, 도 1에 도시된 바와 같이 게이트 패턴(10)의 하부 일측에 형성된다.
이어, 게이트 패턴(10)의 양측의 반도체 기판에 높은 이온주입 에너지로 불순물을 이온주입하여 깊은 소스/드레인 영역(40)을 형성한다(S32).
이어, 깊은 소스/드레인 영역(40)보다 얕은 깊이에 포켓 이온주입으로 포켓 경계 영역(50)을 형성한다(S33). 전술된 바와 같이, 포켓 경계 영역(50)은 틸트 이온주입(Tilt implant)으로 형성되며, 게이트 패턴(10) 양측의 반도체 기판 내에 높은 원자량의 재질을 경사지게 이온주입하여 형성된다. 포켓 경계 영역(50)의 형성 시에는 불순물 이온으로 비금속성의 BF2(불화붕소)또는 B(붕소)을 이용하며, 틸트 이온주입은 15도 경사지게 진행하되, 그 15도를 기준으로 -10도 내지 +10도까지 변경가능하다.
이어, 게이트 패턴(10) 양측벽에 사이드월(sidewall)(20)을 형성한다(S34).
이어, 상기 게이트 패턴(10)의 양측벽에 형성된 사이드월(sidewall)(20)의 경화를 위해 반도체 기판 전체에 대한 열처리를 진행한다(S35).
그리고, 상기 형성된 포켓 경계 영역(50)까지 불순물을 이온주입하여 게이트 패턴(10) 양측에 소스/드레인(60)을 형성한다(S36). 소스/드레인은 포켓 경계 영역(50)과 다른 특성을 갖는 즉, 금속성 재질을 이온주입하여 형성된다.
지금까지 본 발명의 바람직한 실시 예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다.
그러므로 여기서 설명한 본 발명의 실시 예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명에 따른 반도체 메모리 소자 구조를 나타낸 단면도.
도 2는 본 발명의 제1 실시 예에 따른 반도체 메모리 소자 제조 절차를 나타낸 흐름도.
도 3은 본 발명의 제2 실시 예에 따른 반도체 메모리 소자 제조 절차를 나타낸 흐름도.
도 4는 본 발명의 제3 실시 예에 따른 반도체 메모리 소자 제조 절차를 나타낸 흐름도.
*도면의 주요부분에 대한 부호의 설명*
10 : 게이트 패턴 20 : 사이드월
30 : 포켓 이온주입 영역 40 : 깊은 소스/드레인 영역
50 : 포켓 경계 영역 60 : 소스/드레인

Claims (5)

  1. 반도체 기판 상의 셀(Cell) 영역에 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴 하부 일측의 상기 반도체 기판에 포켓 이온주입으로 포켓 이온주입 영역을 형성하는 단계;
    상기 게이트 패턴 양측의 상기 반도체 기판에 불순물 이온주입으로 깊은 소스/드레인 영역을 형성하는 단계;
    상기 깊은 소스/드레인 영역보다 얕은 깊이에 포켓 이온주입으로 포켓 경계 영역을 형성하는 단계;
    상기 포켓 경계 영역까지 상기 포켓 경계 영역과 다른 특성을 갖는 금속성 재질을 이온주입하여 소스/드레인을 형성하고, 상기 포켓 경계 영역에 의해 상기 깊은 소스/드레인 영역, 포켓 이온 주입 영역 및 소스/드레인 영역이 구분되는 단계;
    상기 게이트 패턴 양측벽에 사이드월(sidewall)을 형성하는 단계; 그리고
    상기 사이드월(sidewall)의 경화를 위한 열처리를 진행하는 단계로 이루어지는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
  2. 반도체 기판 상의 셀(Cell) 영역에 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴 하부 일측의 상기 반도체 기판에 포켓 이온주입으로 포켓 이온주입 영역을 형성하는 단계;
    상기 게이트 패턴 양측의 상기 반도체 기판에 불순물 이온주입으로 깊은 소스/드레인 영역을 형성하는 단계;
    상기 게이트 패턴 양측벽에 사이드월(sidewall)을 형성하는 단계;
    상기 깊은 소스/드레인 영역보다 얕은 깊이에 포켓 이온주입으로 포켓 경계 영역을 형성하는 단계;
    상기 사이드월(sidewall)의 경화를 위한 열처리를 진행하는 단계; 그리고
    상기 포켓 경계 영역까지 상기 포켓 경계 영역과 다른 특성을 갖는 금속성 재질을 이온주입하여 소스/드레인을 형성하고, 상기 포켓 경계 영역에 의해 상기 깊은 소스/드레인 영역, 포켓 이온 주입 영역 및 소스/드레인 영역이 구분되는 단계로 이루어지는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
  3. 반도체 기판 상의 셀(Cell) 영역에 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴 하부 일측의 상기 반도체 기판에 포켓 이온주입으로 포켓 이온주입 영역을 형성하는 단계;
    상기 게이트 패턴 양측의 상기 반도체 기판에 불순물 이온주입으로 깊은 소스/드레인 영역을 형성하는 단계;
    상기 깊은 소스/드레인 영역보다 얕은 깊이에 포켓 이온주입으로 포켓 경계 영역을 형성하는 단계;
    상기 게이트 패턴 양측벽에 사이드월(sidewall)을 형성하는 단계;
    상기 사이드월(sidewall)의 경화를 위한 열처리를 진행하는 단계; 그리고
    상기 포켓 경계 영역까지 상기 포켓 경계 영역과 다른 특성을 갖는 금속성 재질을 이온주입하여 소스/드레인을 형성하고, 상기 포켓 경계 영역에 의해 상기 깊은 소스/드레인 영역, 포켓 이온 주입 영역 및 소스/드레인 영역이 구분되는 단계로 이루어지는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
  4. 제 1 내지 3 항 중 어느 하나의 항에 있어서, 상기 포켓 경계 영역의 형성에 사용되는 불순물 이온으로 BF2(불화붕소)또는 B(붕소)을 이용하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
  5. 제 1 내지 3 항 중 어느 하나의 항에 있어서, 상기 포켓 경계 영역을 틸트 이온주입(Tilt implant)으로 형성하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
KR1020080090804A 2008-09-16 2008-09-16 반도체 메모리 소자 제조 방법 KR101009397B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080090804A KR101009397B1 (ko) 2008-09-16 2008-09-16 반도체 메모리 소자 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080090804A KR101009397B1 (ko) 2008-09-16 2008-09-16 반도체 메모리 소자 제조 방법

Publications (2)

Publication Number Publication Date
KR20100031921A KR20100031921A (ko) 2010-03-25
KR101009397B1 true KR101009397B1 (ko) 2011-01-19

Family

ID=42181278

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080090804A KR101009397B1 (ko) 2008-09-16 2008-09-16 반도체 메모리 소자 제조 방법

Country Status (1)

Country Link
KR (1) KR101009397B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0846147A (ja) * 1994-08-03 1996-02-16 Sony Corp 半導体装置およびその製造方法
KR20050108197A (ko) * 2004-05-12 2005-11-16 주식회사 하이닉스반도체 엔모스 트랜지스터 형성방법
KR20060077040A (ko) * 2004-12-29 2006-07-05 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
KR20060079418A (ko) * 2004-12-31 2006-07-06 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0846147A (ja) * 1994-08-03 1996-02-16 Sony Corp 半導体装置およびその製造方法
KR20050108197A (ko) * 2004-05-12 2005-11-16 주식회사 하이닉스반도체 엔모스 트랜지스터 형성방법
KR20060077040A (ko) * 2004-12-29 2006-07-05 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
KR20060079418A (ko) * 2004-12-31 2006-07-06 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법

Also Published As

Publication number Publication date
KR20100031921A (ko) 2010-03-25

Similar Documents

Publication Publication Date Title
US8729621B2 (en) Memory devices comprising word line structures, at least one select gate structure, and a plurality of doped regions
US20140213030A1 (en) Manufacturing method of semiconductor device
US20070155101A1 (en) Method for forming a semiconductor device having recess channel
US9112055B2 (en) Semiconductor device and method of fabricating the same
KR100624912B1 (ko) 플래쉬 메모리 소자의 제조방법
US20070040216A1 (en) Semiconductor device used as high-speed switching device and power device
US7449384B2 (en) Method of manufacturing flash memory device
US7678674B1 (en) Memory cell dual pocket implant
US20170229540A1 (en) Non-volatile memory device having reduced drain and read disturbances
US7361551B2 (en) Method for making an integrated circuit having an embedded non-volatile memory
KR101009397B1 (ko) 반도체 메모리 소자 제조 방법
CN106206748B (zh) Sonos器件及其制造方法
CN109065543A (zh) 改善n型sonos器件阈值电压均一性的方法
US7429512B2 (en) Method for fabricating flash memory device
KR101110177B1 (ko) Ｅｅｐｒｏｍ 셀 및 그 제조 방법
CN105742249A (zh) 改善sonos存储器读取操作能力的方法
US6773990B1 (en) Method for reducing short channel effects in memory cells and related structure
US20080057656A1 (en) Method of Manufacturing Semiconductor Device
CN105047670B (zh) Sonos器件的制造方法
KR100493004B1 (ko) 프로그램및소거효율이개선된불휘발성메모리장치및그제조방법
US9373508B2 (en) Semiconductor device and fabricating method thereof
KR100628241B1 (ko) 반도체 소자의 제조 방법
KR20110079280A (ko) 플래시 메모리 소자의 제조방법
US8058187B2 (en) Trap charge equalizing method and threshold voltage distribution reducing method
KR20100013964A (ko) 반도체 소자의 접합 영역 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee