KR100628222B1 - Method for Fabricating Cu Damascene - Google Patents

Method for Fabricating Cu Damascene Download PDF

Info

Publication number
KR100628222B1
KR100628222B1 KR1020040114613A KR20040114613A KR100628222B1 KR 100628222 B1 KR100628222 B1 KR 100628222B1 KR 1020040114613 A KR1020040114613 A KR 1020040114613A KR 20040114613 A KR20040114613 A KR 20040114613A KR 100628222 B1 KR100628222 B1 KR 100628222B1
Authority
KR
South Korea
Prior art keywords
interlayer insulating
buffer layer
copper
insulating film
forming
Prior art date
Application number
KR1020040114613A
Other languages
Korean (ko)
Other versions
KR20060075730A (en
Inventor
곽상윤
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020040114613A priority Critical patent/KR100628222B1/en
Publication of KR20060075730A publication Critical patent/KR20060075730A/en
Application granted granted Critical
Publication of KR100628222B1 publication Critical patent/KR100628222B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 버퍼 질화막을 더 형성하여 금속 배선간의 쇼트를 방지할 수 있는 구리 다마신 형성 방법에 관한 것으로, 기판 상에 제 1 층간 절연막을 증착하는 단계와, 상기 제 1 층간 절연막 상에 버퍼층을 형성하는 단계와, 상기 버퍼층 상부에 제 2 층간 절연막을 형성하는 단계와, 상기 제 2 층간 절연막, 버퍼층, 제 1 층간 절연막을 선택적으로 제거하여 콘택 홀을 형성하는 단계와, 상기 콘택 홀 및 상기 제 1 층간 절연막의 상부를 채우며 구리를 증착하는 단계 및 상기 버퍼층 표면을 기준으로 평탄화하여 구리 배선을 정의하는 단계를 포함하여 이루어짐을 특징으로 한다.The present invention relates to a copper damascene formation method that can further form a buffer nitride film to prevent short circuit between metal wires, the method comprising depositing a first interlayer insulating film on a substrate, and forming a buffer layer on the first interlayer insulating film Forming a contact hole by selectively removing the second interlayer insulating film, the buffer layer, and the first interlayer insulating film; forming a contact hole on the buffer layer; And depositing copper while filling the upper portion of the interlayer insulating layer, and planarizing the surface of the buffer layer to define a copper wiring.

구리 다마신(Cu Damascene), 배선, 콘택 홀, 버퍼층, 평탄화, CMP(Chemical Mechanical Planation), 층간 절연막Cu Damascene, Wiring, Contact Holes, Buffer Layer, Planarization, Chemical Mechanical Planation (CMP), Interlayer Insulation

Description

구리 다마신 형성 방법{Method for Fabricating Cu Damascene}Method for Fabricating Cu Damascene}

도 1a 내지 1c는 종래의 구리 다마신 형성 방법을 나타낸 공정 단면도1A to 1C are cross-sectional views showing a conventional method for forming copper damascene.

도 2a 내지 도 2e는 본 발명의 구리 다마신 형성 방법을 나타낸 공정 단면도2A to 2E are cross-sectional views showing a process for forming copper damascene of the present invention.

*도면의 주요 부분에 대한 부호 설명** Description of symbols on the main parts of the drawings *

100 : 기판 101 : 질화막100 substrate 101 nitride film

102 : 층간 절연막 103 : 콘택 홀102: interlayer insulating film 103: contact hole

104 : 구리 104a : 구리 배선 104: copper 104a: copper wiring

본 발명은 반도체 소자에 관한 것으로 특히, 버퍼 질화막을 더 형성하여 금속 배선간의 쇼트(short)를 방지할 수 있는 구리 다마신 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a method for forming copper damascene which can further prevent a short between metal wirings by further forming a buffer nitride film.

이하, 첨부된 도면을 참조하여 종래의 구리 다마신 형성 방법을 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings, a conventional copper damascene formation method will be described.

도 1a 내지 1c는 종래의 구리 다마신 형성 방법을 나타낸 공정 단면도이다.1A to 1C are cross-sectional views showing a conventional method for forming copper damascene.

도 1a와 같이, 종래의 구리 다마신 형성 방법은, 먼저, 기판(미도시, 상기 층간 절연막(10) 하부에 위치) 상에 층간 절연막(IMD: Inter Metal Dielectric)(10)을 증착한 후, 상기 층간 절연막(10)을 선택적으로 제거하여 콘택 홀을 형성한다.As shown in FIG. 1A, a conventional method for forming copper damascene first includes depositing an interlayer dielectric (IMD: Inter Metal Dielectric) 10 on a substrate (not shown, positioned below the interlayer dielectric 10). The interlayer insulating layer 10 is selectively removed to form a contact hole.

도 1b와 같이, 상기 층간 절연막(10)의 콘택 홀을 채우며, 상기 층간 절연막(10)의 표면을 덮을 정도로 구리(12)를 증착한다.As illustrated in FIG. 1B, copper 12 is deposited to fill the contact hole of the interlayer insulating layer 10 and to cover the surface of the interlayer insulating layer 10.

도 1c와 같이, 상기 구리(12)를 상기 층간 절연막(10)의 표면 수준으로 평탄화(CMP : Chemical Mechanical Planation)하여 구리 배선(12a)을 형성한다.As shown in FIG. 1C, the copper 12 is planarized to the surface level of the interlayer insulating layer 10 (CMP: Chemical Mechanical Planation) to form a copper wiring 12a.

이 때, 상기 인접한 콘택 홀(11)간의 구리 배선(12a)은 상기 평탄화하여 완전히 층간 절연막(10)의 표면 수준으로 평탄화가 이루어지지 않아, 끊어지지 않고 인접한 콘택 홀(11)간에 서로 연결되는 형성되는 등 금속 세레이션(metal serration)이 발생하여, 쇼트(short)가 발생한다.At this time, the copper wiring 12a between the adjacent contact holes 11 is flattened to be completely flattened to the surface level of the interlayer insulating film 10, so that the copper interconnections 12a are not disconnected and are connected to each other between the adjacent contact holes 11. Metal serration occurs, such as a short.

일반적으로, 구리(Cu) 배선 형성 공정의 경우, CMP(Chemical Mechanical Planation)에 의한 물리적 연마가 불가피 하게 되어 비교적 기존 배선인 Al(알루미늄) 성분보다 상대적으로 금속 세레이션(Metal Serration)이 발생하기 쉽다. 이러한 금속 세레이션(Metal Serration)은 금속(Metal) 배선간의 단락(Short)을 야기 시킨다. 이러한 금속 라인(Metal Line) 간의 단락은 소자 구동시 초기에 초기 불량(Initial Fail)으로 나타나게 되며, 소자의 특성을 열화 시키는 주요 요인이 되고 있다. 최근 점점 소자의 집적도가 향상됨에 따라 금속 라인(Metal Line)간의 간격(Space)은 좁아지게 되며, 이에 반비례하여 CMP 공정에 의한 금속 세레이션(Metal Serration)은 더욱 더 증가하게 된다. 금속 세레이션(Metal Serration)에 의한 소자의 열화는 설계 시 설정해놓았던 데이터의 흐름을 전혀 다른 방향으로 변형시킴 으로써 정상적인 소자의 사용을 방해하는 요인이 된다. 이러한 금속 세레이션(Metal Serration)에 의한 소자의 열화는 디바이스의 집적도가 커지면 커질수록 크게 대두되며, 소자의 동작을 어렵게 할 뿐만 아니라 초기 불능(Initial Fail)의 원인이 되기 때문에 반드시 극복되어야 할 문제이다.In general, in the case of copper (Cu) wiring forming process, physical polishing by CMP (Chemical Mechanical Planation) is inevitable, and metal serration is more likely to occur than the Al (aluminum) component, which is a relatively existing wiring. . This metal serration causes a short between the metal wires. Such short circuits between metal lines are initially shown as initial failures when driving devices, and are a major factor in deteriorating device characteristics. In recent years, as the degree of integration of devices increases, the space between metal lines becomes narrow, and inversely, metal serration by CMP processes increases more and more. The deterioration of the device due to metal serration is a factor that hinders the normal use of the device by transforming the data flow set in the design in a completely different direction. The deterioration of the device due to the metal serration increases as the degree of integration of the device increases, and it is a problem that must be overcome because it not only makes the operation of the device difficult but also causes an initial failure. .

상기와 같은 종래의 구리 다마신 형성 방법은 다음과 같은 문제점이 있다.The conventional copper damascene formation method as described above has the following problems.

상용화 되고 있는 Cu(구리) 배선 구조는 CMP(Chemical Mechanical Planation) 공정을 이용한 구리 다마신(Cu Damascene) 공정을 사용하고 있다. 그러나 구리 배선간의 간격(Space)이 짧아짐에 따라, CMP 공정 후에 구리(Cu) 배선이 서로 단락(Short) 되는 금속 세레이션(Metal Serration) 문제가 발생하여, 소자의 수율 및 성능의 저하를 가속시키고 있다.The commercially available Cu (copper) wiring structure uses a copper damascene process using a chemical mechanical planation (CMP) process. However, as the space between copper wires is shortened, a metal serration problem occurs in which copper wires are shorted to each other after the CMP process, thereby accelerating degradation of device yield and performance. have.

따라서 본 발명에서는 이러한 기존 구조가 갖는 공정의 문제점을 개선하여 금속 세레이션(Metal Serration)을 방지함으로써, 에 의한 소자의 수율 향상과 열화 특성을 개선함으로써, 디바이스 수율 개선에 기여할 수 있는 새로운 형태의 버퍼층(SiN)을 갖는 구조를 제시하였다.Therefore, in the present invention, by improving the problem of the existing structure has a metal serration (Metal Serration) to improve the yield of the device due to by improving the degradation characteristics, a new type of buffer layer that can contribute to the device yield improvement The structure with (SiN) is shown.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 버퍼 질화막을 더 형성하여 금속 배선간의 쇼트(short)를 방지할 수 있는 구리 다마신 형성 방법을 제공하는 데, 그 목적이 있다.An object of the present invention is to provide a method for forming a copper damascene that can prevent a short between metal wires by further forming a buffer nitride film to solve the above problems.

상기와 같은 목적을 달성하기 위한 본 발명의 구리 다마신 형성 방법은 기판 상에 제 1 층간 절연막을 증착하는 단계와, 상기 제 1 층간 절연막 상에 버퍼층을 형성하는 단계와, 상기 버퍼층 상부에 제 2 층간 절연막을 형성하는 단계와, 상기 제 2 층간 절연막, 버퍼층, 제 1 층간 절연막을 선택적으로 제거하여 콘택 홀을 형성하는 단계와, 상기 콘택 홀 및 상기 제 1 층간 절연막의 상부를 채우며 구리를 증착하는 단계 및 상기 버퍼층 표면을 기준으로 평탄화하여 구리 배선을 정의하는 단계를 포함하여 이루어짐에 그 특징이 있다.Copper damascene formation method of the present invention for achieving the above object comprises the steps of depositing a first interlayer insulating film on a substrate, forming a buffer layer on the first interlayer insulating film, a second on the buffer layer Forming an interlayer insulating film, selectively removing the second interlayer insulating film, the buffer layer, and the first interlayer insulating film to form a contact hole, and depositing copper while filling an upper portion of the contact hole and the first interlayer insulating film And planarizing the surface of the buffer layer to define a copper wiring.

상기 버퍼층은 SiN이다.The buffer layer is SiN.

상기 버퍼층은 평탄화 공정에 대한 배리어층의 역할을 한다.The buffer layer serves as a barrier layer for the planarization process.

이하, 첨부된 도면을 참조하여 본 발명의 구리 다마신 형성 방법을 상세히 설명하면 다음과 같다.Hereinafter, the copper damascene formation method of the present invention with reference to the accompanying drawings in detail.

도 2a 내지 도 2e는 본 발명의 구리 다마신 형성 방법을 나타낸 공정 단면도이다.2A to 2E are cross-sectional views showing a process for forming copper damascene of the present invention.

본 발명의 구리 다마신 형성 방법은 다음의 순서로 진행된다.The copper damascene formation method of the present invention proceeds in the following order.

먼저, 도 2a와 같이, 기판(미도시) 상에 제 1 층간 절연막(100)을 증착한다.First, as illustrated in FIG. 2A, a first interlayer insulating film 100 is deposited on a substrate (not shown).

이어, 상기 제 1 층간 절연막(100) 상에 질화막(SiN) 성분의 버퍼층(101)을 형성한다.Subsequently, a buffer layer 101 of a nitride layer (SiN) component is formed on the first interlayer insulating layer 100.

도 2b와 같이, 상기 버퍼층(101) 상부에 제 2 층간 절연막(102)을 형성한다.As shown in FIG. 2B, a second interlayer insulating layer 102 is formed on the buffer layer 101.

도 2c와 같이, 상기 제 2 층간 절연막(102), 버퍼층(101), 제 1 층간 절연막(100)을 선택적으로 제거하여 콘택 홀(103)을 형성한다. 이와 같은 콘택 홀(103) 형성 공정은 소정의 마스크 및 감광막을 이용한 식각 공정을 통해서 이루어지며, 이 때, 식각 공정 후 남아있는 패턴은 제 2 층간 절연막(102a), 버퍼층(101a) 및 제 1 층간 절연막(101a)이다.As shown in FIG. 2C, the second interlayer insulating layer 102, the buffer layer 101, and the first interlayer insulating layer 100 are selectively removed to form the contact hole 103. The contact hole 103 may be formed through an etching process using a predetermined mask and a photoresist film. In this case, the remaining pattern after the etching process may include the second interlayer insulating layer 102a, the buffer layer 101a, and the first interlayer. It is an insulating film 101a.

도 2d와 같이, 상기 콘택 홀(103) 및 상기 제 1 층간 절연막(101a)의 상부를 채우며 구리(104)를 증착한다.As illustrated in FIG. 2D, copper 104 is deposited while filling the upper portion of the contact hole 103 and the first interlayer insulating film 101a.

도 2e와 같이, 상기 버퍼층(101a)의 표면을 기준으로 CMP(Chemical Mechanical Planation) 공정을 통해 평탄화하여 구리 배선(104a)을 정의한다. 여기서, 상기 버퍼층(101a)은 평탄화 공정에 대한 배리어층의 역할을 한다.As shown in FIG. 2E, the copper wiring 104a is defined by planarization through a chemical mechanical planation (CMP) process based on the surface of the buffer layer 101a. Here, the buffer layer 101a serves as a barrier layer for the planarization process.

본 발명의 구리 다마신 형성 방법은, 종래의 구리 배선 형성 시 문제가 되는 금속 세레이션(Metal Serration)을 평탄화 단계에서 버퍼층(101a)의 표면을 기준으로 안전하게 제거하도록 함으로써, 소자의 열화를 방지할 수 있다.The copper damascene formation method of the present invention prevents deterioration of the device by safely removing metal serrations, which are a problem in conventional copper wiring formation, based on the surface of the buffer layer 101a during the planarization step. Can be.

이 경우, 상기 제 1 층간 절연막(100) 상부에 버퍼층(101a) 및 제 2 층간 절연막(102a)이 더 형성되어 있어, CMP 평탄화 공정에서 공정 마진을 충분히 확보할 수 있으며, 상기 층간 절연막과 다른 성분인 질화막(SiN) 성분의 버퍼층(101a)이 상기 CMP 평탄화 공정에 대해 배리어 역할을 함으로써, CMP 공정 이후의 형성되는 구리 배선(104a)은 물리적 연마에 의해 일부 침식(erosion)이 발생하더라도 충분히 공정 여유(Process Margin)를 확보 할 수 있기 때문에, 금속 세레이션(Metal Serration)을 방지 할 수 있게 된다.In this case, a buffer layer 101a and a second interlayer insulating film 102a are further formed on the first interlayer insulating film 100, so that the process margin can be sufficiently secured in the CMP planarization process. Since the buffer layer 101a of the phosphorus nitride (SiN) component serves as a barrier to the CMP planarization process, the copper wiring 104a formed after the CMP process is sufficiently processed even if some erosion occurs due to physical polishing. Since it is possible to secure (Process Margin), metal serration can be prevented.

상기와 같은 본 발명의 구리 다마신 형성 방법은 다음과 같은 효과가 있다.The copper damascene formation method of the present invention as described above has the following effects.

질화막 성분의 버퍼층을 층간 절연막 상에 더 형성하여 두어, 평탄화 공정에 서 이를 평탄화 배리어로 이용한다.A buffer layer of a nitride film component is further formed on the interlayer insulating film, and is used as a planarization barrier in the planarization process.

기존의 구리 다마신 형성 공정에서는, 구리(Cu) 배선 형성시 공정 여유가 없는 상태에서 CMP(Chemical Mechanical Planation) 공정만을 사용하므로, 구리(Cu) 배선간의 간격이 짧아짐에 따라 금속 세레이션(Metal Serration)을 초래하는 단점을 가지고 있다. 또한, 이러한 문제를 해결하기 위해 CMP의 공정 조건을 변경할 경우, 설계시 원하던 소자의 특성이 변화하여, 최종 소자의 특성에도 악영향을 초래 할 수 있다. In the conventional copper damascene formation process, only the chemical mechanical planation (CMP) process is used in a state in which there is no process margin when forming copper (Cu) wires, and as the interval between the copper (Cu) wires becomes short, metal serration ) Has the disadvantage of causing. In addition, when the process conditions of the CMP is changed to solve such a problem, the characteristics of the device desired in the design may be changed, which may adversely affect the characteristics of the final device.

본 발명은 이러한 점을 개선한 구리 다마신 형성 방법에 관한 것으로, 별도의 새로운 물질이나 공정을 추가하여 적용하지 않고 단순히 공정 여유를 확보할 수 있는 버퍼층(Buffer SiN) 구조를 사용하여, 간단히 구리(Cu) 배선 구조를 형성하여 금속 세레이션(Metal Serration) 문제를 해결 할 수 있는 장점을 가지고 있다.The present invention relates to a method for forming copper damascene that improves this point, and simply uses copper (Buffer SiN) structure to secure a process margin without adding a new material or process. It has the advantage of solving the metal serration problem by forming Cu) wiring structure.

Claims (3)

기판 상에 제 1 층간 절연막을 증착하는 단계;Depositing a first interlayer insulating film on the substrate; 상기 제 1 층간 절연막 상에 버퍼층을 형성하는 단계;Forming a buffer layer on the first interlayer insulating film; 상기 버퍼층 상부에 제 2 층간 절연막을 형성하는 단계;Forming a second interlayer insulating layer on the buffer layer; 상기 제 2 층간 절연막, 버퍼층, 제 1 층간 절연막을 선택적으로 제거하여 콘택 홀을 형성하는 단계;Selectively removing the second interlayer insulating layer, the buffer layer, and the first interlayer insulating layer to form a contact hole; 상기 콘택 홀 및 상기 제 1 층간 절연막의 상부를 채우며 구리를 증착하는 단계; 및Depositing copper while filling an upper portion of the contact hole and the first interlayer insulating film; And 상기 버퍼층 표면을 기준으로 평탄화하여 구리 배선을 정의하는 단계를 포함하여 이루어짐을 특징으로 하는 구리 다마신 형성 방법.And planarizing the surface of the buffer layer to define a copper wiring. 제 1항에 있어서,The method of claim 1, 상기 버퍼층은 SiN인 것을 특징으로 하는 구리 다마신 형성 방법.And the buffer layer is SiN. 제 1항에 있어서The method of claim 1 상기 버퍼층은 평탄화 공정에 대한 배리어층인 것을 특징으로 하는 구리 다마신 형성 방법.Wherein said buffer layer is a barrier layer for a planarization process.
KR1020040114613A 2004-12-29 2004-12-29 Method for Fabricating Cu Damascene KR100628222B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040114613A KR100628222B1 (en) 2004-12-29 2004-12-29 Method for Fabricating Cu Damascene

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040114613A KR100628222B1 (en) 2004-12-29 2004-12-29 Method for Fabricating Cu Damascene

Publications (2)

Publication Number Publication Date
KR20060075730A KR20060075730A (en) 2006-07-04
KR100628222B1 true KR100628222B1 (en) 2006-09-26

Family

ID=37168231

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040114613A KR100628222B1 (en) 2004-12-29 2004-12-29 Method for Fabricating Cu Damascene

Country Status (1)

Country Link
KR (1) KR100628222B1 (en)

Also Published As

Publication number Publication date
KR20060075730A (en) 2006-07-04

Similar Documents

Publication Publication Date Title
JP3672752B2 (en) Dual damascene structure and method for forming the same
US20040232552A1 (en) Air gap dual damascene process and structure
US6638849B2 (en) Method for manufacturing semiconductor devices having copper interconnect and low-K dielectric layer
KR20050114784A (en) Method for forming cu interconnection of semiconductor device
US20020127849A1 (en) Method of manufacturing dual damascene structure
KR100552815B1 (en) Method for fabricating the dual damascene interconnection in semiconductor device
KR20050068889A (en) Method for fabricating copper interconnect of semiconductor device
KR100628222B1 (en) Method for Fabricating Cu Damascene
KR20090024854A (en) Metal line and method for fabricating metal line of semiconductor device
US7662711B2 (en) Method of forming dual damascene pattern
KR100557612B1 (en) A method for forming a metal line of a semiconductor device
KR20050046052A (en) Method of forming metal wiring in semiconductor device
KR100853800B1 (en) Method of forming dual damascene pattern in a semiconductor device
KR100728486B1 (en) Method for forming a line semiconductor device
KR100967199B1 (en) Metal line of semiconductor device and method for the same
KR20020086100A (en) a forming method of a contact for multi-level interconnects
KR100249389B1 (en) Method of fabricating via hole
KR100503381B1 (en) Metal line in a semiconductor and method for forming the same
KR100265972B1 (en) Method for forming mutilayer og semiconductor device
KR100452315B1 (en) Method for fabricating semiconductor device to prevent contact resistance from being increased in via hole
KR20070055910A (en) Method of forming a via contact structure using a dual damascene technique
KR100723253B1 (en) Fabricating method of metal line in semiconductor device
KR100671558B1 (en) Method for forming metal wiring for semiconductor device and semiconductor device therefore
KR100789612B1 (en) Semiconductor device and the fabricating method thereof
KR100688719B1 (en) Method for forming a metal line in a semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110809

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20120827

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee