KR100625994B1 - 유기 전계 발광 표시장치 및 그 제조 방법 - Google Patents

유기 전계 발광 표시장치 및 그 제조 방법 Download PDF

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Abstract

본 발명은 유기 전계 발광 표시장치 및 그 제조 방법에 관한 것으로서, 기판 상에 형성된 것으로, 반도체 활성층과, 상기 반도체 활성층의 채널 영역에 대응되는 영역에 형성된 게이트 전극과, 상기 반도체 활성층의 소스 및 드레인 영역에 각각 접하도록 도전성 소재로 구비된 소스 및 드레인 전극을 구비한 적어도 하나의 박막 트랜지스터; 상기 박막 트랜지스터를 덮은 평탄화막; 상기 평탄화막을 덮도록 형성되고, 상기 소스 및 드레인 전극 중 어느 하나에 전기적으로 접속된 제 1 전극층; 상기 제 1 전극층에 절연되도록 형성된 제 2 전극층; 상기 제 1 전극층과 제 2 전극층의 사이에 개재되고, 적어도 발광층을 가지는 유기층; 및 상기 평탄화막을 덮도록 형성되고, 상기 제 1 전극층의 적어도 일부를 노출시키는 개구부를 가지는 화소정의막을 포함하며, 상기 화소정의막은 상기 제 1 전극층과 상기 제 2 전극층을 전기적으로 절연하는 제 1 화소정의층과, 상기 제 1 화소정의층과 상기 제 2 전극층의 사이에 개재되는 제 2 화소정의층을 가지는 것을 특징으로 하는 유기 전계 발광 표시장치 및 그 제조방법을 제공한다.

Description

유기 전계 발광 표시장치 및 그 제조 방법{Organic electro-luminescent display device and method therefor}
도 1은 종래의 액티브 매트릭스형 유기 전계 발광 표시장치를 도시한 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ에 대한 단면도이다.
도 3은 본 발명의 일 실시예에 따른 액티브 매트릭스형 유기 전계 발광 표시장치를 도시한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 액티브 매트릭스형 유기 전계 발광 표시장치를 도시한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 유기 전계 발광 표시장치의 제조 방법을 나타내는 단면도이다.
도 6은 본 발명의 일 실시예에 따른 유기 전계 발광 표시장치의 제조 방법을 나타내는 단면도이다.
도 7은 본 발명의 일 실시예에 따른 유기 전계 발광 표시장치의 제조 방법을 나타내는 단면도이다.
도 8a는 본 발명의 일 실시예에 따른 유기 전계 발광 표시장치의 제조 방법을 나타내는 단면도이다.
도 8b는 본 발명의 일 실시예에 따른 유기 전계 발광 표시장치의 제조 방법을 나타내는 단면도이다.
도 9는 본 발명의 일 실시예에 따른 유기 전계 발광 표시장치의 제조 방법을 나타내는 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10,40: 기판, 11,41: 버퍼층,
12,42: 게이트 절연막, 13,43: 층간 절연막,
14,44: 패시베이션막, 14a,44a: 제 1 비아홀,
15a,45a: 제 2 비아홀, 15,45: 평탄화막,
16,46,47: 화소정의막, 46a: 화소정의용 개구부,
21,51: 활성반도체층, 22,52: 게이트 전극,
23,53: 소스/드레인 전극, 31,61: 제 1 전극층,
32,62: 유기층, 33,63: 제 2 전극층
본 발명은 유기 전계 발광 표시장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 화소정의막을 절연층과 도전층의 이중막으로 형성함으로써 상부 전극의 면저항을 저감시킨 유기 전계 발광 표시장치 및 그 제조 방법에 관한 것이다.
통상적으로 전계 발광 표시장치는 형광성 유기 화합물을 전기적으로 여기시 켜 발광시키는 자발광형 디스플레이로 낮은 전압에서 구동이 가능하고, 박형화가 용이하며 광시야각, 빠른 응답속도 등 액정표지 장치에 있어서 문제점으로 지적된 결점을 해결할 수 있는 차세대 디스플레이로 주목받고 있다. 이러한 전계 발광 표시장치는 발광층을 형성하는 물질이 무기물인가 유기물인가에 따라 무기 전계 발광 표시장치와 유기 전계 발광 표시장치로 구분될 수 있다.
한편, 유기 전계 발광 표시장치는 유리나 그밖의 투명한 절연기판에 소정 패턴의 유기막이 형성되고 이 유기막의 상하부에는 전극층들이 형성된다. 유기막은 유기 화합물로 이루어진다. 상기와 같이 구성된 유기 전계 발광 표시장치는 전극들에 양극 및 음극 전압이 인가됨에 따라 양극전압이 인가된 전극으로부터 주입된 정공(hole)이 정공 수송층을 경유하여 발광층으로 이동되고, 전자는 음극전압이 인가된 전극으로부터 전자 수송층을 경유하여 발광층으로 주입된다. 이 발광층에서 전자와 홀이 재결합하여 여기자(exiton)를 생성하고, 이 여기자가 여기상태에서 기저상태로 변화됨에 따라, 발광층의 형광성 분자가 발광함으로써 화상이 형성된다.
이러한 유기 전계 발광 표시장치 중 능동 구동방식의 액티브 매트릭스(Active Matrix: AM)형 유기 전계 발광 표시장치는 각 화소당 적어도 2개의 박막 트랜지스터(이하, "TFT"라 함)를 구비한다. 이들 박막 트랜지스터는 각 화소의 동작을 제어하는 스위칭 소자 및 픽셀을 구동시키는 구동 소자로 사용된다. 이러한 박막 트랜지스터는 기판 상에 고농도의 불순물로 도핑된 드레인 영역과 소스 영역 및 상기 드래인 영역과 소스 영역의 사이에 형성된 채널 영역을 갖는 반도체 활성층을 가지며, 이 반도체 활성층 상에 형성된 게이트 절연막, 및 활성층의 채널영역 상부의 게이트 절연막 상에 형성된 게이트 전극, 게이트 전극 상에서 층간절연막을 사이에 두고 드레인 영역과 소스 영역과 콘택홀을 통해 접속된 드레인 전극 및 소스 전극 등으로 구성된다.
도 1은 액티브 매트릭스형(Active Matrix) 유기 전계 발광 표시장치의 화소부를 도시한 평면도이고, 도 2는 그 Ⅰ-Ⅰ에 대한 단면도이다.
먼저, 도 1에 나타난 바와 같이, 유기 전계 발광 표시장치는 복수개의 부화소를 갖는다. 단일의 부화소는 스캔 라인(Scan), 데이터 라인(Data) 및 구동 라인(Vdd)으로 둘러싸여 있으며, 각 부화소는 가장 간단하게는 스위칭용인 스위칭 TFT(TFTsw)와, 구동용인 구동 TFT(TFTdr)의 적어도 2개의 박막 트랜지스터와, 하나의 커패시터(Cst) 및 하나의 유기 전계 발광 소자(OLED)로 이루어질 수 있다. 상기와 같은 박막 트랜지스터 및 커패시터의 개수는 반드시 이에 한정되는 것은 아니며, 이보다 더 많은 수의 박막 트랜지스터 및 커패시터를 구비할 수 있음은 물론이다.
상기 스위칭 TFT(TFTsw)는 스캔 라인(Scan)에 인가되는 스캐닝 신호에 구동되어 데이터 라인(Data)에 인가되는 데이터 신호를 전달하는 역할을 한다. 상기 구동 TFT(TFTdr)는 상기 스위칭 TFT(TFTsw)를 통해 전달되는 데이터 신호에 따라서, 즉, 게이트와 소오스 간의 전압차(Vgs)에 의해서 구동라인(Vdd)을 통해 유기 전계 발광 소자(OLED)로 유입되는 전류량을 결정한다. 상기 커패시터(Cst)는 상기 스위칭 TFT(TFTsw)를 통해 전달되는 데이터 신호를 한 프레임동안 저장하는 역할을 한다.
도 2는 이러한 액티브 매트릭스형 유기 전계 발광 표시장치의 단면도를 도시한 것으로, 도 2에서 볼 수 있는 바와 같이, 글라스재의 제 1 기판(10)상에 버퍼층(11)이 형성되어 있고, 이 위에 박막 트랜지스터(TFT)와, 유기 전계 발광 소자(OLED)가 형성된다.
이러한 액티브 매트릭스형 유기 전계 발광 표시장치는 일반적으로 다음과 같이 형성된다.
먼저, 기판(10)의 버퍼층(11)상에 소정 패턴의 반도체 활성층(21)이 구비된다. 반도체 활성층(21)의 상부에는 SiO2 등에 의해 게이트 절연막(12)이 구비되고, 게이트 절연막(12) 상부의 소정 영역에는 MoW, Al/Cu 등의 도전막으로 게이트 전극(22)이 형성된다. 상기 게이트 전극(22)은 TFT 온/오프 신호를 인가하는 게이트 라인(미도시)과 연결되어 있다. 상기 게이트 전극(22)의 상부로는 층간 절연막(inter-insulator:13)가 형성되고, 컨택 홀을 통해 소스/드레인 전극(23)이 각각 반도체 활성층(21)의 소스 영역 및 드레인 영역에 접하도록 형성된다. 소스/드레인 전극(23) 상부로는 SiO2, SiNx 등으로 이루어진 패시베이션막(14)이 형성되고, 이 패시베이션 막(14)의 상부에는 아크릴, 폴리 이미드, BCB 등의 유기물질로 평탄화막(15)이 형성되어 있다.
패시베이션 막(14) 및 평탄화막(15)에는 포토리소그래피 또는 천공에 의해 소스/드레인 전극(23)에 이어지는 비아홀(14a,15a)이 형성된다. 그리고, 이 평탄화막(15)의 상부에 애노드 전극이 되는 제 1 전극층(31)이 형성됨으로써, 제 1 전극 층(31)은 소스/드레인 전극(23)에 전기적으로 접속된다. 그리고, 제 1 전극층(31)을 덮도록 유기물로 화소정의막(Pixel Define Layer: 16)이 형성된다. 이 화소정의막(16)에 소정의 개구(16a)를 형성한 후, 이 개구(16a)로 한정된 영역 내에 유기층(32)을 형성한다. 유기층(32)은 발광층을 포함한 것이 된다. 그리고, 이 유기층(32)을 덮도록 캐소드 전극인 제 2 전극층(33)이 형성된다. 상기 유기층(32)은 제 1 전극층(31)과 제 2 전극층(33)의 서로 대향되는 부분에서 정공 및 전자의 주입을 받아 발광된다.
그런데, 유기 전계 발광 표시장치는 제 2 전극층(33)의 면저항이 크다는 취약점을 가지고 있다. 제 2 전극층(33)으로부터 전기발광을 취하여 방출시키는 경우, 효율적으로 외부에 전기발광을 취하여 방출시키기 위해서, 제 2 전극층(33)을 투명한 도전성 재료로 형성할 필요가 있었다. 제 2 전극층(33)의 면저항은 예를 들어 20Ω/□를 초과하므로, 대면적 표시를 할 때에 큰 문제가 생기게 되었다.
예를 들어 디스플레이의 대각 사이즈가 20인치(종횡비 3:4)의 유기 전계 발광 표시장치를 전면발광, 휘도 300nit로 발광하려고 하면, 유기 발광 매체에, 10cd/A(단위전류당 광량을 나타낸다)가 높은 발광 효율을 갖는 유기 발광 재료를 사용했다고 해도 3600mA의 대전류를 제 2 전극층(33)에 흘릴 필요가 생겼다.
보다 구체적으로는, 제 2 전극층(33)의 저항에 의한 전압 강하의 값은, Σnir로 표시되고, 아래 식에 근거해서 계산된다.
Figure 112004004622035-pat00001
N: 횡방향의 전체 화소수×1/2
r: 1화소에 있어서의 제 2 전극층(상부 전극층)의 저항치(Ω)
i: 1화소에 흐르는 정전류값(A)
따라서, 예를 들어 발광 효율을 10cd/A, 발광 휘도를 300nit, 화소형상을 200×600㎛2, 제 2 전극층(33)의 면저항을 20Ω/□라고 하면, 화소 전류값은 3.6×10-6A가 되고, 또한 횡방향의 전체 화소수를 2000이라 하면, 횡방향의 전압 강하는 12V(1/2×1000×1000×3.6×10-6×20×1/3)이고, 정전류 구동시의 구동 회로의 전압 허용 범위(10V)를 초과하게 된다. 따라서, 상기 조건으로 발광시키기는 것은 실질적으로 곤란했다.
즉, 제 2 전극층(33)의 면저항이 크면, 그것에 대응해서 특히 화면 중앙부의 전압 강하가 커져, 결과적으로, 발광 휘도가 현저히 저하되며 소비전력이 높아지는 문제가 나타난다.
실험적으로, 디스플레이의 대각 사이즈별로 허용되는 한계 면저항은, 화면 중앙부의 전압 강하에 따라 다음 표 1과 같다.
디스플레이 패널의 대각 사이즈 (인치) 패널의 폭 (Cm) 허용되는 한계 면저항 (Vo = 2[V] 인 경우) ( Ω ) 허용되는 한계 면저항 (Vo = 3[V] 인 경우) ( Ω )
8.4 17.0688 26.05214 39.07821
13.1 26.6192 10.71172 16.06759
15.0 30.4800 8.16995 12.25493
17.0 34.5440 6.36069 9.54103
19.0 38.6080 5.09208 7.63811
21.0 42.6720 4.16834 6.25251
29.0 58.9280 2.18578 3.27867
40.0 81.2800 1.14898 1.72335
상기 표 1과 같이, 디스플레이 패널의 크기가 대형화될수록, 상부 전극인 제 2 전극층의 면저항을 낮추어야 한다는 점을 알 수 있다. 통상 캐소드 전극인 제 2 전극층의 면저항을 낮추는 방법 중의 한가지 공지 기술로서는, 화소정의막(Pixel Defining Layer;PDL) 상에 캐소드 버스 라인을 형성하는 것이 있다. 그러나, 이 방법은 추가적인 마스크 공정이 필요하며 유기막 위에 금속막을 증착하고 패터닝할 때 애노드 전극층인 제 1 전극층을 손상할 위험이 있는 단점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 유기 전계 발광 표시 장치의 상부 전극층의 면저항을 감소시킨 유기 전계 발광 표시 장치 및 그 제조 방법을 제공하는 것에 그 목적이 있다.
본 발명의 다른 목적은 유기 전계 발광소자의 발광 휘도를 개선하고 소비 전력 낭비를 저감시킨 유기 전계 발광 표시 장치 및 그 제조 방법을 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 기판 상에 형성된 것으로, 반도체 활성층과, 상기 반도체 활성층의 채널 영역에 대응되는 영역에 형성된 게이트 전극과, 상기 반도체 활성층의 소스 및 드레인 영역에 각각 접하도록 도전성 소재로 구비된 소스 및 드레인 전극을 구비한 적어도 하나의 박막 트랜지스터;
상기 박막 트랜지스터를 덮은 평탄화막;
상기 평탄화막을 덮도록 형성되고, 상기 소스 및 드레인 전극 중 어느 하나에 전기적으로 접속된 제 1 전극층;
상기 제 1 전극층에 절연되도록 형성된 제 2 전극층;
상기 제 1 전극층과 제 2 전극층의 사이에 개재되고, 적어도 발광층을 가지는 유기층; 및
상기 평탄화막을 덮도록 형성되고, 상기 제 1 전극층의 적어도 일부를 노출시키는 개구부를 가지는 화소정의막을 포함하며,
상기 화소정의막은 상기 제 1 전극층과 상기 제 2 전극층을 전기적으로 절연하는 제 1 화소정의층과, 상기 제 1 화소정의층과 상기 제 2 전극층의 사이에 개재되는 제 2 화소정의층을 가지는 것을 특징으로 하는 유기 전계 발광 표시장치를 제 공한다.
본 발명의 다른 특징에 따르면, 상기 제 1 화소정의층은 개구부를 제외한 상기 제 1 전극층을 덮고, 상기 유기층의 측부와 밀폐되도록 결합됨으로써, 상기 제 1 전극층과 상기 제 2 전극층을 전기적으로 절연할 수 있다. 그리고, 상기 제 1 화소정의층은 개구부를 제외한 상기 제 1 전극층을 덮고, 상기 유기층의 측부 및 상기 제 2 전극층의 측부와 밀폐되도록 결합됨으로써, 상기 제 1 전극층과 상기 제 2 전극층을 전기적으로 절연할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제 1 화소정의층은 고저항의 폴리이미드 재료로 이루어질 수 있고, 상기 제 2 화소정의층은 저저항의 도전성 재료로 이루어질 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제 2 화소정의층은 이온교환반응에 의해 도입된 저저항 이온이 환원된 폴리이미드 수지로 형성될 수 있다. 이때, 상기 저저항 이온은 구리, 은, 금 또는 백금 이온 중에서 선택된 어느 하나일 수 있다.
또한, 본 발명은, 기판상에 정의된 화상 영역에 형성된 박막 트랜지스터를 포함하는 유기 전계 발광 표시장치를 제조하는 방법에 있어서,
기판 상에, 반도체 활성층과, 상기 반도체 활성층의 채널 영역에 대응되는 영역에 형성된 게이트 전극과, 상기 반도체 활성층의 소스 및 드레인 영역에 각각 접하도록 도전성 소재로 구비된 소스 및 드레인 전극을 구비한 박막 트랜지스터를 형성하는 단계;
상기 박막 트랜지스터 상에 평탄화막을 형성한 다음, 상기 평탄화막 상에 도전성 박막을 형성한 후 패터닝하여 제 1 전극층을 형성하는 제 1 전극층 형성단계; 및
상기 평탄화막 및 상기 제 1 전극층 상에, 상기 제 1 전극층의 적어도 일부를 노출시키는 개구부를 가지고, 절연성의 제 1 화소정의층 및 도전성의 제 2 화소정의층을 형성하는 화소정의막 형성단계를 포함하는 것을 특징으로 하는 유기 전계 발광 표시장치의 제조방법을 제공한다.
이때, 박막 트랜지스터의 형성은, 상기 기판에 반도체 박막을 형성하여 패터닝한 후 이온을 도핑하는 반도체 활성층 형성단계와; 상기 기판 및 상기 반도체 활성층 상에 게이트 절연막을 덮은 후, 상기 복수의 반도체 활성층에 대응하는 영역보다 좁은 폭을 가지는 영역에 게이트 전극을 형성하는 게이트 형성단계와; 상기 게이트 절연막 및 상기 게이트 전극 상에 층간 절연막을 덮은 후, 상기 이온 도핑된 영역에 콘택홀을 형성하는 단계와; 상기 기판에 도전성 박막을 형성한 후 패터닝하여 상기 콘택홀 상에 소스 전극 및 드레인 전극을 형성하는 소스 및 드레인 형성단계를 포함하여 이루어진다.
본 발명의 다른 특징에 따르면, 상기 화소정의막 형성단계는, 상기 제 1 전극층을 완전히 덮도록 고저항의 절연막으로 이루어진 제 1 화소정의층을 덮은 후, 상기 저저항의 도전막으로 이루어진 제 2 화소정의층을 덮은 다음, 상기 제 1 전극층의 적어도 일부를 노출시키는 개구부를 형성하도록 패터닝하는 단계를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 화소정의막 형성단계는, 상기 제 1 전극층을 완전히 덮도록 고저항의 절연막으로 이루어진 제 1 화소정의층을 덮은 후 상기 제 1 전극층의 적어도 일부를 노출시키는 개구부를 형성하도록 패터닝하는 단계와; 상기 개구부를 제외한 상기 제 1 화소정의층을 덮도록, 상기 저저항의 도전막으로 이루어진 제 2 화소정의층을 형성하는 단계를 포함할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제 1 전극층 상에, 그 측부의 적어도 일부가 상기 제 1 화소정의층과 밀폐되도록 유기층을 도포하여, 상기 제 1 전극층이 외부와 전기적으로 절연되는 유기층 형성 단계; 및 상기 유기층 및 상기 제 2 화소정의층 상에 도전성 물질로 이루어진 제 2 전극층을 도포하는 제 2 전극층 형성 단계를 더 포함할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제 1 전극층 상에, 그 측부 전체가 상기 제 1 화소정의층과 밀폐되도록 유기층을 도포하여, 상기 제 1 전극층이 외부와 전기적으로 절연되는 유기층 형성 단계; 및 상기 유기층 및 상기 제 2 화소정의층 상에 도전성 물질로 이루어진 제 2 전극층을 도포하는 제 2 전극층 형성 단계를 더 포함할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.
도 3은 본 발명의 바람직한 일 실시예에 따른 액티브 매트릭스형 유기 전계 발광 표시장치의 화소부의 단면도이다.
먼저, 도 1에 나타난 바와 같이, 본 발명의 바람직한 일 실시예에 따른 유기 전계 발광 표시장치는 복수개의 부화소를 갖는다. 단일의 부화소는 스캔 라인(Scan), 데이터 라인(Data) 및 구동 라인(Vdd)으로 둘러싸여 있으며, 각 부화소는 스위칭용인 스위칭 TFT(TFTsw)와, 구동용인 구동 TFT(TFTdr)의 적어도 2개의 박막 트랜지스터와, 하나의 커패시터(Cst) 및 하나의 유기 전계 발광 소자(OLED)로 이루어질 수 있다. 상기와 같은 박막 트랜지스터 및 커패시터의 개수는 반드시 이에 한정되는 것은 아니며, 이보다 더 많은 수의 박막 트랜지스터 및 커패시터를 구비할 수 있음은 물론이다.
상기 스위칭 TFT(TFTsw)는 스캔 라인(Scan)에 인가되는 스캐닝 신호에 구동되어 데이터 라인(Data)에 인가되는 데이터 신호를 전달하는 역할을 한다. 상기 구동 TFT(TFTdr)는 상기 스위칭 TFT(TFTsw)를 통해 전달되는 데이터 신호에 따라서, 즉, 게이트와 소오스 간의 전압차(Vgs)에 의해서 구동 라인 패드(73)을 통해 유기 전계 발광 소자(OLED)로 유입되는 전류량을 결정한다. 상기 커패시터(Cst)는 상기 스위칭 TFT(TFTsw)를 통해 전달되는 데이터 신호를 한 프레임동안 저장하는 역할을 한다.
그 단면 구조는 도 3에서 볼 수 있는 바와 같은데, 글라스재의 절연기판(40)상에 SiO2 등으로 버퍼층(41)이 형성되어 있고, 이 버퍼층(41) 상부로 도 1에서 볼 수 있는 바와 같은 스위칭 TFT(TFTsw), 구동 TFT(TFTdr), 커패시터(Cst) 및 유기 전계 발광 소자(OLED)가 구비된다. 이하에서 TFT에 대해서는 구동 TFT를 설명하나, 스위칭 TFT도 동일한 구조를 가짐은 물론이다. 기판(40)은 투명한 글라스재가 채용될 수 있는 데, 반드시 이에 한정되는 것은 아니고, 플라스틱재가 사용될 수도 있다. 글라스(Glass)재의 기판(40)을 사용할 경우에는 이 기판(40) 상에 버퍼층(41)을 형성하여 불순원소의 침투를 막고, 표면을 평탄하게 한다. 버퍼층(41)은 SiO2로 형성할 수 있으며, PECVD법, APCVD법, LPCVD법, ECR법 등에 의해 증착될 수 있으며, 대략 3000Å 정도로 증착 가능하다.
도 3에서 볼 수 있는 바와 같이, 구동 TFT(TFTdr)는 버퍼층(41) 상에 형성된 반도체 활성층(51)과, 이 반도체 활성층(51)의 상부에 형성된 게이트 절연막(42)과, 게이트 절연막(42) 상부의 게이트 전극(52)을 갖는다. 그리고, 상기 반도체 활성층(51)과 콘택 홀을 통해 접하는 소스/드레인 전극(53)을 갖는다.
상기 반도체 활성층(51)은 무기반도체 또는 유기반도체로 형성될 수 있는데, 대략 500Å 정도로 형성될 수 있다. 반도체 활성층(51)을 무기반도체 중 폴리 실리콘으로 형성할 경우에는 비정질 실리콘을 형성한 후, 각종 결정화방법에 의해 다결정화할 수 있다. 이 활성층은 N형 또는 P형 불순물이 고농도로 도핑된 소스 및 드레인 영역을 가지며, 그 사이로 채널 영역을 갖는다.
무기반도체는 CdS, GaS, ZnS, CdSe, CaSe, ZnSe, CdTe, SiC, 및 a-Si(amorphous silicon)이나 poly-Si(poly silicon)과 같은 실리콘재를 포함하는 것일 수 있다.
그리고, 상기 유기반도체는 밴드갭이 1eV 내지 4eV인 반도체성 유기물질로 구비될 수 있는데, 예를 들어 폴리티오펜 등의 고분자 또는 펜타센 등의저분자를 포함할 수 있다.
상기 반도체 활성층(51)의 상부에는 SiO2 등에 의해 게이트 절연막(42)이 구비되고, 게이트 절연막(42) 상부의 소정 영역에는 MoW, Al, Cr, Al/Cu 등의 도전성 금속막으로 게이트 전극(52)이 형성된다. 상기 게이트 전극(52)을 형성하는 물질에는 반드시 이에 한정되지 않으며, 도전성 폴리머 등 다양한 도전성 물질이 게이트 전극(52)으로 사용될 수 있다. 상기 게이트 전극(52)이 형성되는 영역은 반도체 활성층(51)의 채널 영역에 대응된다.
상기 게이트 전극(52)의 상부로는 SiO2 및/또는 SiNx 등으로 층간 절연막(inter-insulator: 43)이 형성되고, 이 층간 절연막(43)과 게이트 절연막(42)에 콘택 홀이 천공되어진 상태에서 소스 및 드레인 전극(53)이 상기 층간 절연막(43)의 상부에 형성되어진다. 상기 소스/드레인 전극(53)은 MoW, Al, Cr, Al/Cu 등의 도전성 금속막이나 도전성 폴리머 등이 사용될 수 있다.
이상 설명한 바와 같은 박막 트랜지스터의 구조는 반드시 이에 한정되는 것은 아니고, 종래의 일반적인 박막 트랜지스터의 구조가 모두 그대로 채용될 수 있음은 물론이다.
상기 소스/드레인 전극(53) 상부로는 SiNx 등으로 이루어진 패시베이션막(44)을 형성하고, 이 패시베이션 막(44)의 상부에는 아크릴, BCB, 폴리 이미드 등에 의한 평탄화막(45)을 형성한다.
그리고, 평탄화막(45) 상부에 유기 전계 발광 소자(OLED)의 제 1 전극층(61) 을 형성해, 이 제 1 전극층(61)이 제 1 및 제 2 비아홀(44a)(45a)을 통해 상기 소스/드레인 전극(53) 중 어느 하나에 연결되도록 한다.
상기 제 1 전극층(61)의 상부로는 아크릴, BCB, 폴리 이미드 등의 유기물에 의해 화소정의막(46)이 형성된다. 그리고, 화소정의막(46)에 화소정의용 개구부(46a)를 형성한다. 화소정의용 개구부(46a)를 형성한 후, 화소정의용 개구부(46a) 상에 유기 전계 발광 소자(OLED)의 유기층(62)과 제 2 전극층(63)을 형성한다.
상기 유기 전계 발광 소자(OLED)는 전류의 흐름에 따라 적, 녹, 청색의 빛을 발광하여 소정의 화상 정보를 표시하는 것으로, TFT의 소스/드레인 전극(53)에 연결되어 이로부터 플러스 전원을 공급받는 제 1 전극층(61)과, 전체 화소를 덮도록 구비되어 마이너스 전원을 공급하는 제 2 전극층(63), 및 이들 제 1 전극층(61)과 제 2 전극층(63)의 사이에 배치되어 발광하는 유기층(62)으로 구성된다.
상기 제 1 전극층(61)과 제 2 전극층(63)은 상기 유기층(62)에 의해 서로 소정간격 이격되어 있으며, 유기층(62)에 서로 다른 극성의 전압을 가해 유기층(62)에서 발광이 이뤄지도록 한다.
상기 유기층(62)은 저분자 또는 고분자 유기층이 사용될 수 있는 데, 저분자 유기층을 사용할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 유기 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층되어 형성될 수 있으며, 사용 가능한 유기 재료도 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양하게 적용 가능하다. 이들 저분자 유기층은 진공증착의 방법으로 형성된다.
고분자 유기층의 경우에는 대개 홀 수송층(HTL) 및 발광층(EML)으로 구비된 구조를 가질 수 있으며, 이 때, 상기 홀 수송층으로 PEDOT를 사용하고, 발광층으로 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 유기물질을 사용하며, 이를 스크린 인쇄나 잉크젯 인쇄방법 등으로 형성할 수 있다.
상기와 같은 유기층은 반드시 이에 한정되는 것은 아니고, 다양한 실시예들이 적용될 수 있음은 물론이다.
상기 제 1 전극층(61)은 애노드 전극의 기능을 하고, 상기 제 2 전극층(63)은 캐소드 전극의 기능을 하는데, 물론, 이들 제 1 전극층(61)과 제 2 전극층(63)의 극성은 반대로 되어도 무방하다. 이하에서는 상기 제 1 전극층(61)이 애노드 전극인 실시예를 중심으로 설명한다.
상기 제 1 전극층(61)은 투명 전극 또는 반사형 전극으로 구비될 수 있는 데, 투명전극으로 사용될 때에는 ITO, IZO, ZnO, 또는 In2O3로 구비될 수 있고, 반사형 전극으로 사용될 때에는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 및 이들의 화합물 등으로 반사막을 형성한 후, 그 위에 ITO, IZO, ZnO, 또는 In2O3를 형성할 수 있다.
한편, 상기 제 2 전극층(63)도 투명 전극 또는 반사형 전극으로 구비될 수 있는데, 투명전극으로 사용될 때에는 이 제 2 전극층(63)이 캐소드 전극으로 사용되므로, 일함수가 작은 금속 즉, Li, Ca, LiF/Ca, LiF/Al, Al, Mg, 및 이들의 화합물이 유기층(62)의 방향을 향하도록 증착한 후, 그 위에 ITO, IZO, ZnO, 또는 In2O3 등의 투명 전극 형성용 물질로 보조 전극층이나 버스 전극 라인을 형성할 수 있다. 그리고, 반사형 전극으로 사용될 때에는 위 Li, Ca, LiF/Ca, LiF/Al, Al, Mg, 및 이들의 화합물을 전면 증착하여 형성한다.
그런데, 앞서 설명한 바와 같이, 유기 전계 발광 표시장치는 요구되는 휘도에 비하여 제 2 전극층(33)의 면저항이 크다는 취약점을 가지고 있으며, 이러한 문제점은 디스플레이 패널의 대면적화가 진행될수록 심각해 진다. 제 2 전극층(33)으로부터 전기발광을 취하여 방출시키는 경우, 효율적으로 외부에 전기발광을 취하여 방출시키기 위해서, 제 2 전극층을 투명한 도전성 재료(또는 반투명 금속성 재료와 투명한 도전성 재료의 이중층)로 형성할 필요가 있는데, 제 2 전극층(33)의 면저항은 예를 들어 20Ω/□를 초과하므로, 대면적 표시를 할 때에 큰 문제가 생기게 되었다. 제 2 전극층(상부 전극층, 일반적으로 캐소드 전극층)의 면저항이 크면, 그것에 대응해서 특히 화면 중앙부의 전압 강하가 커져, 결과적으로, 발광 휘도가 현저히 저하되며 소비전력이 높아지는 문제가 나타난다.
제 2 전극층의 면저항을 낮추기 위하여 제 2 전극층의 두께를 조절하거나, 버스 전극라인의 형성 등 여러 방안이 시도되고 있으나, 두께 조절에는 제품 스펙 상의 한계가 있으며, 버스 전극라인의 형성은 추가적인 마스크 공정 및 제 1 전극층 손상이라는 단점 외에 대면적 패널에 대하여 충분히 낮은 저항을 얻을 수 없다는 단점이 있다.
따라서, 본 발명에 따른 유기 전계 발광 표시장치 및 그 제조방법에서는 제 2 전극층에 접하는 화소정의막을 절연성의 제 1 화소정의층(46) 및 도전성의 제 2 화소정의층(47)으로 이루어진 이중층으로 형성하여, 제 2 전극층과 접하는 도전성의 제 2 화소정의층(47)을 통해 면저항을 낮추도록 한다.
도 3과 도 4를 참조하면, 본 발명에 따른 유기 전계 발광 표시장치에서, 제 1 화소정의층(46)은 제 1 전극층(61)과 제 2 전극층(62)을 전기적으로 절연하는 역할을 한다. 그리고, 제 2 화소정의층(47)은 제 1 화소정의층(46)과 제 2 전극층(62)의 사이에 개재되어 도전성 재료로 이루어지므로 캐소드 전극의 면저항을 낮추는 역할을 한다.
도 3의 유기 전계 발광 표시장치에서, 제 1 화소정의층(46)은 개구부(46a)를 제외한 제 1 전극층(61)을 덮고, 제 1 전극층(61)의 위에 형성되어 있는 유기층(62)의 측부의 적어도 일부와 밀폐되도록 결합된다. 이로써, 제 1 화소정의층(46)은 제 1 전극층(61)과 제 2 전극층(63)을 전기적으로 절연한다.
도 4의 유기 전계 발광 표시장치에서, 제 1 화소정의층(46)은 개구부(46a)를 제외한 제 1 전극층(61)을 덮고, 유기층(62)의 측부의 전체 및 제 2 전극층(63)의 측부의 적어도 일부와 밀폐되도록 결합된다. 이로써, 제 1 화소정의층(46)은 제 1 전극층(61)과 제 2 전극층(63)을 전기적으로 절연한다. 도 4의 유기 전계 발광 표 시장치는, 도 3의 것과 비교할 때, 유기층(62)이 제 2 화소정의층(46)과 접속되지 않는 점이 구조적으로 상이하다.
한편, 제 1 화소정의층(46)은 고저항의 절연 재료로 이루어지며, 제 2 화소정의층(47)은 저저항의 도전성 재료로 이루어지므로, 제 1 화소정의층(46)은 제 1 전극층(61)의 절연을 이룰 수 있는 한 최소한의 두께로 형성하는 것이 바람직하다. 따라서, 제품 스펙이 허용하는 한도에서, 제 1 화소정의층(46)은 가급적 최소한의 두께로 형성하고 제 2 화소정의층(47)이 제 1 전극층(61)에 닿지 않도록 하는 것이 바람직하다.
한편, 제 1 화소정의층(46)은 아크릴, 폴리이미드, BCB 등의 절연 재료로 이루어져 하며, 고저항의 폴리이미드 재료로 이루어지는 것이 바람직하다. 제 2 화소정의층(47)은 저저항의 도전성 재료로 이루어져야 하며, 예를 들어 이온교환반응에 의해 도입된 저저항 이온이 환원된 폴리이미드 수지로 형성되는 것이 바람직하다. 이때, 저저항 이온은 구리, 은, 금 또는 백금 이온 중의 어느 하나일 수 있다. 폴리이미드 수지는 높은 전기 저항과 열적 안정성을 가지고 있는 바, 제 2 화소정의층(47)으로 이용될 도전성 폴리이미드 수지를 준비해야 한다. 일 실시예에 있어서, 폴리이미드 수지를 수산화칼륨(KOH) 수용액에 혼합하여 이미드고리를 개열시키면, 아미드 결합(CONH) 및 양이온 교환기인 카르복실기(COOH)를 형성시킨다. 이 표면개질 폴리이미드에는 이온 교환 반응에 의해 구리(Cu), 은(Ag), 금(Au), 백금(Pt) 등의 저항이 낮은 이온을 다량으로 도입시키는 것이 가능하다. 도입된 저저항 이온은 광촉매인 산화티탄콜로이드(입자경 약 20nm)를 환원보조제로 사용하여 자외선 조사에 의해 환원 가능하다. 저저항 이온이 결합된 폴리이미드는 도 3, 도 4의 제 2 화소정의층(47)을 구성하는 저저항 박막으로 형성될 수 있다.
이하에서는, 도 5 내지 도 10을 참조하여, 본 발명의 일 실시예에 따른 유기 전계 발광 표시장치의 제조방법을 설명한다.
도 5는 기판(40) 상에, 박막 트랜지스터(TFT)를 형성한 다음 평탄화막(45)이 도포된 모습을 나타낸다. 박막 트랜지스터(TFT)의 형성은 기판 상에, 반도체 활성층(51)과, 상기 반도체 활성층(51)의 채널 영역에 대응되는 영역에 형성된 게이트 전극(52)과, 상기 반도체 활성층(51)의 소스 및 드레인 영역에 각각 접하도록 도전성 소재로 구비된 소스 및 드레인 전극(53)을 구비하여 형성된다. 보다 구체적으로, 박막 트랜지스터의 형성은, 기판(40)에 반도체 박막을 형성하여 패터닝한 후 이온을 도핑함으로써 반도체 활성층(51)을 형성하는 단계와; 기판(40) 및 반도체 활성층(51) 상에 게이트 절연막(42)을 덮은 후, 복수의 반도체 활성층에 대응하는 영역보다 좁은 폭을 가지는 영역에 게이트 전극(52)을 형성하는 단계와; 게이트 절연막(42) 및 게이트 전극 상에 층간 절연막(43)을 덮은 후, 이온 도핑된 영역에 콘택홀을 형성하는 단계와; 기판에 도전성 박막을 형성한 후 패터닝하여 콘택홀 상에 소스 전극 및 드레인 전극(53)을 형성하는 단계로 이루어진다. 이러한 박막 트랜지스터(TFT)의 형성 과정은 종래 기술로서, 공지되어 있으며 상기 설명과 중복되므로 그 자세한 설명은 생략한다.
상기와 같이, 박막 트랜지스터(TFT)가 형성된 후, 상기 소스/드레인 전극(53) 상부로는 SiNx 등으로 이루어진 패시베이션막(44)을 형성하고, 이 패시베이션 막(44)의 상부에는 아크릴, BCB, 폴리 이미드 등에 의한 평탄화막(45)을 형성하면, 도 5와 같이 형성된다.
이어서, 도 6과 같이, 이 평탄화막(45)에 포토리소그래피 공정 또는 기타 천공작업에 의해, 상기 패시베이션막(44)의 제 1 비아홀(44a)과 연통되도록 제 2 비아홀(45a)을 형성한다. 그리고, 평탄화막(45) 상부에 도전성 박막을 형성한 후 패터닝하여 유기 전계 발광 소자(OLED)의 제 1 전극층(61)을 형성해, 이 제 1 전극층(61)이 제 1 및 제 2 비아홀(44a)(45a)을 통해 상기 소스/드레인 전극(53) 중 어느 하나에 연결되도록 한다.
그 후, 도 7과 같이, 평탄화막(45) 및 제 1 전극층(61) 상에 화소정의막을 형성한다. 화소정의막의 하부층은 제 1 화소정의층(46)으로서, 아크릴, 폴리이미드, BCB 등의 절연 재료로 이루어야 하며, 특히 내가열성 및 고저항의 성질을 가진 폴리이미드 재료로 이루어지는 것이 바람직하다.
화소정의막의 상부층은 제 2 화소정의층(47)으로서 저저항의 도전성 재료로 이루어져야 하며, 예를 들어 이온교환반응에 의해 도입된 저저항 이온이 환원된 폴리이미드 수지로 형성되는 것이 바람직하다. 이때, 저저항 이온은 구리, 은, 금 또는 백금 이온 중의 어느 하나일 수 있다. 폴리이미드 수지는 높은 전기 저항과 열적 안정성을 가지고 있는 바, 제 2 화소정의층(47)으로 이용될 도전성 폴리이미드 수지를 준비해야 한다. 일 실시예에 있어서, 폴리이미드 수지를 수산화칼륨(KOH) 수용액에 혼합하여 이미드고리를 개열시키면, 아미드 결합(CONH) 및 양이온 교환기인 카르복실기(COOH)를 형성시킨다. 이 표면개질 폴리이미드에는 이온 교환 반응에 의해 구리(Cu), 은(Ag), 금(Au), 백금(Pt) 등의 저항이 낮은 이온을 다량으로 도입시키는 것이 가능하다. 도입된 저저항 이온은 광촉매인 산화티탄콜로이드(입자경 약 20nm)를 환원보조제로 사용하여 자외선 조사에 의해 환원 가능하다.
상기 화소정의막의 형성은, 제 1 전극층(61)을 완전히 덮도록 고저항의 절연막으로 이루어진 제 1 화소정의층(46)을 덮은 후, 저저항의 도전막으로 이루어진 제 2 화소정의층(47)을 덮은 다음, 제 1 전극층(61)의 적어도 일부를 노출시키는 개구부(46a)를 형성하도록 제 1 화소정의층(46)과 제 2 화소정의층(47)을 한꺼번에 패터닝하여 완성될 수 있다. 다른 한편으로는, 제 1 전극층(61)을 완전히 덮도록 고저항의 제 1 화소정의층(46)을 덮은 다음에 제 1 전극층(61)의 적어도 일부를 노출시키는 개구부(46a)를 형성하도록 패터닝한 후, 개구부(46a)를 제외한 제 1 화소정의층(46)을 덮도록 패터닝하여 저저항의 제 2 화소정의층(47)을 형성할 수도 있다.
이어서, 도 8a와 같이, 개구부(46a)에서, 제 1 전극층(61) 상에, 유기층(62)의 측부의 적어도 일부가 제 1 화소정의층(46)의 측부 전체와 밀폐되도록 유기층(62)을 도포하여, 제 1 전극층(61)이 외부와 전기적으로 절연되도록 한다. 이로써, 제 1 화소정의층(46)은 제 1 전극층(61)을 외부와 절연시키며, 특히 제 1 전극층(61)과 제 2 전극층(63)을 전기적으로 절연시킨다. 그 후, 유기층(62) 및 제 2 화소정의층(47) 상에 도전성 물질로 이루어진 제 2 전극층(63)을 도포하면, 도 3과 같은 유기 전계 발광 표시장치가 형성된다.
한편, 도 8b에서는, 개구부(46a)에서, 제 1 전극층(61) 상에, 유기층(62)의 측부의 전체 및 제 2 전극층(63)의 측부의 적어도 일부가 제 1 화소정의층(46)의 측부 전체와 밀폐되도록 유기층(62)을 도포하여, 제 1 전극층(61)이 외부와 전기적으로 절연되도록 한 모습을 나타낸다. 이로써, 제 1 화소정의층(46)은 제 1 전극층(61)을 외부와 절연시키며, 특히 제 1 전극층(61)과 제 2 전극층(63)을 전기적으로 절연시킨다. 그 후, 유기층(62) 및 제 2 화소정의층(47) 상에 도전성 물질로 이루어진 제 2 전극층을 도포한다. 도 8a와 다른 점은, 유기층(62)의 도포 면적이 개구부(46a) 내에서 제 1 전극(46)의 측부를 모두 덮지 않도록 형성되어 있다는 점이다. 따라서, 이후 공정에서 유기층(62)을 덮게 되는 제 2 전극(63)의 일부가 제 1 화소정의층(46)과 밀폐되고, 유기층(62)이 제 2 화소정의층(47)과 닿지 않아 전기적으로 제 2 화소정의층(47)과 절연된다. 이 후에, 도 8b와 같은 상태에서, 유기층(62) 및 제 2 화소정의층(47) 상에 도전성 물질로 이루어진 제 2 전극층(63)을 도포하면, 도 4와 같은 유기 전계 발광 표시장치가 형성된다.
한편, 도 9는 도 3 및 도 4의 변형예로서, 유기층(62)이 개구부(63a) 뿐 아니라 개구부 밖까지 일부 확장되어 있는 경우의 단면도이다. 이 경우, 유기층(62)의 측부는 제 1 화소정의층(46)의 측부 전체를 밀폐함으로써, 제 1 전극층(61)을 외부로부터 절연시키며, 특히 제 1 전극층(61)을 제 2 전극층(63)과 절연시킨다.
위에서 설명한 바와 같이, 본 발명을 가장 바람직한 실시예를 기준으로 설명 하였으나, 상기 실시예는 본 발명의 이해를 돕기 위한 것일 뿐이며, 본 발명의 내용이 그에 한정되는 것이 아니다. 본 발명의 구성에 대한 일부 구성요소의 부가,삭감,변경,수정 등이 있더라도 첨부된 특허청구범위에 의하여 정의되는 본 발명의 기술적 사상에 속하는 한, 본 발명의 범위에 해당된다. 예를 들어, 도면에는 한 개의 TFT만이 도시되어 있으나, 실제 평면 구조에서는 회로 설계에 따라 더 많은 TFT들이 배치될 수 있다.
상기한 바와 같이 이루어진 본 발명에 따르면, 다음과 같은 효과를 얻을 수 있다.
첫째, 유기 전계 발광 표시장치의 화소정의막을 제1 및 제 2 화소정의층으로 이루어지는 이중막으로 구성하고, 하부의 제 1 화소정의층은 고저항을 절연 재료로 이루어져 제 1 전극층인 애노드 전극을 외부와 전기적으로 절연시키는 역할을 하고, 상부의 제 2 화소정의층은 저저항의 도전성 재료로 이루어져 제 2 전극층인 캐소드 전극의 면저항을 비약적으로 저감시킬 수 있다. 이로써, 유기 전계 발광소자의 제품 스펙 및 제 2 전극층인 캐소드 전극의 두께가 한정되어 있음으로 인해, 제 2 전극층인 캐소드 전극의 면저항 감소 방법에 한계가 있었던 점을 극복하였다.
둘째, 종래에 특히 대면적의 유기 전계 디스플레이 패널에서 화면 중앙부의 전압 강하로 인한 발광 휘도의 저하가 발생하였으나, 본 발명에 의한 유기 전계 발광 표시장치에 따르면, 제 2 전극층인 캐소드 전극의 면저항 감소로 인하여 대면적의 유기 전계 디스플레이 패널에서의 발광 휘도의 저하 및 소비전력 낭비가 감소하 는 효과가 있다.
셋째, 제 2 전극층의 면저항 감소를 위해 버스 전극층을 형성하는 종래의 방법에 비하여 추가적인 마스크 공정 없이 제 2 전극층의 면저항을 저감시킬 수 있는 효과가 있다. 아울러, 제 2 전극층의 면저항 감소에 따라 수명 및 신뢰성이 향상된 유기 전계 발광 표시장치를 제공할 수 있다.

Claims (16)

  1. 기판 상에 형성된 것으로, 반도체 활성층과, 상기 반도체 활성층의 채널 영역에 대응되는 영역에 형성된 게이트 전극과, 상기 반도체 활성층의 소스 및 드레인 영역에 각각 접하도록 도전성 소재로 구비된 소스 및 드레인 전극을 구비한 적어도 하나의 박막 트랜지스터;
    상기 박막 트랜지스터를 덮은 평탄화막;
    상기 평탄화막을 덮도록 형성되고, 상기 소스 및 드레인 전극 중 어느 하나에 전기적으로 접속된 제 1 전극층;
    상기 제 1 전극층에 절연되도록 형성된 제 2 전극층;
    상기 제 1 전극층과 제 2 전극층의 사이에 개재되고, 적어도 발광층을 가지는 유기층; 및
    상기 평탄화막을 덮도록 형성되고, 상기 제 1 전극층의 적어도 일부를 노출시키는 개구부를 가지는 화소정의막을 포함하며,
    상기 화소정의막은 상기 제 1 전극층과 상기 제 2 전극층을 전기적으로 절연하는 제 1 화소정의층과, 상기 제 1 화소정의층과 상기 제 2 전극층의 사이에 개재되는 제 2 화소정의층을 가지며,
    상기 제 1 화소정의층은 개구부를 제외한 상기 제 1 전극층을 덮고, 상기 유기층의 측부와 밀폐되도록 결합됨으로써, 상기 제 1 전극층과 상기 제 2 전극층을 전기적으로 절연하는 것을 특징으로 하는 유기 전계 발광 표시장치.
  2. 삭제
  3. 기판 상에 형성된 것으로, 반도체 활성층과, 상기 반도체 활성층의 채널 영역에 대응되는 영역에 형성된 게이트 전극과, 상기 반도체 활성층의 소스 및 드레인 영역에 각각 접하도록 도전성 소재로 구비된 소스 및 드레인 전극을 구비한 적어도 하나의 박막 트랜지스터;
    상기 박막 트랜지스터를 덮은 평탄화막;
    상기 평탄화막을 덮도록 형성되고, 상기 소스 및 드레인 전극 중 어느 하나에 전기적으로 접속된 제 1 전극층;
    상기 제 1 전극층에 절연되도록 형성된 제 2 전극층;
    상기 제 1 전극층과 제 2 전극층의 사이에 개재되고, 적어도 발광층을 가지는 유기층; 및
    상기 평탄화막을 덮도록 형성되고, 상기 제 1 전극층의 적어도 일부를 노출시키는 개구부를 가지는 화소정의막을 포함하며,
    상기 화소정의막은 상기 제 1 전극층과 상기 제 2 전극층을 전기적으로 절연하는 제 1 화소정의층과, 상기 제 1 화소정의층과 상기 제 2 전극층의 사이에 개재되는 제 2 화소정의층을 가지며,
    상기 제 1 화소정의층은 개구부를 제외한 상기 제 1 전극층을 덮고, 상기 유기층의 측부 및 상기 제 2 전극층의 측부와 밀폐되도록 결합됨으로써, 상기 제 1 전극층과 상기 제 2 전극층을 전기적으로 절연하는 것을 특징으로 하는 유기 전계 발광 표시장치.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 제 1 화소정의층은 고저항의 폴리이미드 재료로 이루어지는 것을 특징으로하는 유기 전계 발광 표시장치.
  5. 제 1 항 또는 제 3 항에 있어서,
    상기 제 2 화소정의층은 저저항의 도전성 재료로 이루어지는 것을 특징으로 하는 유기 전계 발광 표시장치.
  6. 제 5 항에 있어서,
    상기 제 2 화소정의층은 이온교환반응에 의해 도입된 저저항 이온이 환원된 폴리이미드 수지로 형성되는 것을 특징으로 하는 유기 전계 발광 표시장치.
  7. 제 6 항에 있어서,
    상기 저저항 이온은 구리, 은, 금 또는 백금 이온 중에서 선택된 어느 하나인 것을 특징으로 하는 유기 전계 발광 표시장치.
  8. 기판상에 정의된 화상 영역에 형성된 박막 트랜지스터를 포함하는 유기 전계 발광 표시장치를 제조하는 방법에 있어서,
    기판 상에, 반도체 활성층과, 상기 반도체 활성층의 채널 영역에 대응되는 영역에 형성된 게이트 전극과, 상기 반도체 활성층의 소스 및 드레인 영역에 각각 접하도록 도전성 소재로 구비된 소스 및 드레인 전극을 구비한 박막 트랜지스터를 형성하는 단계;
    상기 박막 트랜지스터 상에 평탄화막을 형성한 다음, 상기 평탄화막 상에 도전성 박막을 형성한 후 패터닝하여 제 1 전극층을 형성하는 제 1 전극층 형성단계;
    상기 평탄화막 및 상기 제 1 전극층 상에, 상기 제 1 전극층의 적어도 일부를 노출시키는 개구부를 가지고, 절연성의 제 1 화소정의층 및 도전성의 제 2 화소정의층을 형성하는 화소정의막 형성단계;
    상기 제 1 전극층 상에, 그 측부의 적어도 일부가 상기 제 1 화소정의층과 밀폐되도록 유기층을 도포하여, 상기 제 1 전극층이 외부와 전기적으로 절연되는 유기층 형성 단계; 및
    상기 유기층 및 상기 제 2 화소정의층 상에 도전성 물질로 이루어진 제 2 전극층을 도포하는 제 2 전극층 형성 단계;를 포함하는 것을 특징으로 하는 유기 전계 발광 표시장치의 제조방법.
  9. 제 8 항에 있어서,
    상기 화소정의막 형성단계는, 상기 제 1 전극층을 완전히 덮도록 고저항의 절연막으로 이루어진 제 1 화소정의층을 덮은 후, 상기 저저항의 도전막으로 이루어진 제 2 화소정의층을 덮은 다음, 상기 제 1 전극층의 적어도 일부를 노출시키는 개구부를 형성하도록 패터닝하는 단계를 포함하는 것을 특징으로 하는 유기 전계 발광 표시장치의 제조방법.
  10. 제 8 항에 있어서,
    상기 화소정의막 형성단계는,
    상기 제 1 전극층을 완전히 덮도록 고저항의 절연막으로 이루어진 제 1 화소정의층을 덮은 후 상기 제 1 전극층의 적어도 일부를 노출시키는 개구부를 형성하도록 패터닝하는 단계와;
    상기 개구부를 제외한 상기 제 1 화소정의층을 덮도록, 상기 저저항의 도전막으로 이루어진 제 2 화소정의층을 형성하는 단계를 포함하는 것을 특징으로 하는 유기 전계 발광 표시장치의 제조방법.
  11. 삭제
  12. 기판상에 정의된 화상 영역에 형성된 박막 트랜지스터를 포함하는 유기 전계 발광 표시장치를 제조하는 방법에 있어서,
    기판 상에, 반도체 활성층과, 상기 반도체 활성층의 채널 영역에 대응되는 영역에 형성된 게이트 전극과, 상기 반도체 활성층의 소스 및 드레인 영역에 각각 접하도록 도전성 소재로 구비된 소스 및 드레인 전극을 구비한 박막 트랜지스터를 형성하는 단계;
    상기 박막 트랜지스터 상에 평탄화막을 형성한 다음, 상기 평탄화막 상에 도전성 박막을 형성한 후 패터닝하여 제 1 전극층을 형성하는 제 1 전극층 형성단계;
    상기 평탄화막 및 상기 제 1 전극층 상에, 상기 제 1 전극층의 적어도 일부를 노출시키는 개구부를 가지고, 절연성의 제 1 화소정의층 및 도전성의 제 2 화소정의층을 형성하는 화소정의막 형성단계;
    상기 제 1 전극층 상에, 그 측부 전체가 상기 제 1 화소정의층과 밀폐되도록 유기층을 도포하여, 상기 제 1 전극층이 외부와 전기적으로 절연되는 유기층 형성 단계; 및
    상기 유기층 및 상기 제 2 화소정의층 상에 도전성 물질로 이루어진 제 2 전극층을 도포하는 제 2 전극층 형성 단계;를 포함하는 것을 특징으로 하는 유기 전계 발광 표시장치의 제조방법.
  13. 제 8 항 또는 제 12 항에 있어서,
    상기 제 1 화소정의층은 고저항의 폴리이미드 재료로 이루어지는 것을 특징으로하는 유기 전계 발광 표시장치의 제조방법.
  14. 제 8 항 또는 제 12 항에 있어서,
    상기 제 2 화소정의층은 저저항의 도전성 재료로 이루어지는 것을 특징으로 하는 유기 전계 발광 표시장치의 제조방법.
  15. 제 8 항 또는 제 12 항에 있어서,
    상기 제 2 화소정의층은 이온교환반응에 의해 도입된 저저항 이온이 환원된 폴리이미드 수지로 형성되는 것을 특징으로 하는 유기 전계 발광 표시장치의 제조방법.
  16. 제 15 항에 있어서,
    상기 저저항 이온은 구리, 은, 금 또는 백금 이온 중에서 선택된 어느 하나인 것을 특징으로 하는 유기 전계 발광 표시장치의 제조방법.
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