KR100618806B1 - 금속 실리사이드막의 프로파일이 개선된 반도체 소자의제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로 특히 접합층 상에 금속 실리사이드막을 구비하는 반도체 소자의 금속 실리사이드막 프로파일을 개선한 반도체 소자의 제조방법에 관한 것이다. 본 발명은, 먼저 반도체 기판의 소정 영역에 트렌치 소자 분리막을 형성하고, 트렌치 소자 분리막이 형성된 반도체 기판 표면에 절연막을 형성한다. 이어서, 절연막을 전면 식각하여 반도체 기판을 노출시키되, 트렌치 소자 분리막 주변에는 절연막을 남긴다. 이어서, 트렌치 소자분리막을 포함한 반도체 기판 전면에 고융점 금속막을 형성하고 열처리하여 금속 실리사이드막을 형성한다. 본 발명에 따르면, 접합층 상부의 금속 실리사이드막의 가장자리 부분을 얇게 함으로써, 접합층 가장자리가 일정 두께를 확보할 수 있어 접합 누설전류의 증가를 방지한다.
금속 실리사이드, 트렌치 소자분리, 접합 누설전류
Description
도 1은 종래의 방법에 따라 반도체 소자의 접합층 상에 금속 실리사이드막을 형성했을 때의 그 수직 구조를 도시한 단면도이다.
도 2 내지 도 5는 본 발명의 방법에 따라 금속 실리사이드막의 프로파일이 개선된 반도체 소자를 제조하는 과정을 도시한 단면도들이다.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 접합층 상에 금속 실리사이드막을 구비하는 반도체 소자의 금속 실리사이드막 프로파일을 개선한 반도체 소자의 제조방법에 관한 것이다.
일반적으로 반도체 소자는 기판 상에 활성영역과 비활성영역을 정의하는 소자분리막을 형성한 후에, 소정의 물질층을 적층하고 패터닝하여 트랜지스터나 커패시터 등의 단위 소자들을 형성함으로써 제조된다.
최근, 반도체 소자의 집적도가 증가함에 따라 상기 소자분리막으로서, 기판 을 선택적으로 산화시켜 형성한 LOCOS(Local Oxidation of Silicon) 산화막을 사용하는 대신에, 트렌치(trench) 소자분리막을 사용하는 경우가 늘고 있다.
한편, 반도체 소자의 집적도의 증가와 함께, 동작속도를 증가시키기 위해 배선이나 트랜지스터의 각 전극 등의 도전층의 저항을 줄일 것이 요구된다. 이에 따라, 배선이나 전극을 종래 통상적으로 사용되던 다결정 실리콘 대신에 금속 실리사이드막(metal silicide film)으로 형성하는 반도체 소자가 늘고 있다. 이러한 금속 실리사이드막은 텅스텐(W), 타이타늄(Ti), 코발트(Co) 등의 고융점 금속과 실리콘(Si)을 열처리하여 형성한다.
이렇게 배선이나 전극에 금속 실리사이드막을 형성함으로써, 그 저항을 낮게 하여 저전압, 고속 장치에 매우 유용하게 사용하고 있으나, 특히 트렌치 소자분리막을 사용하는 반도체 소자에서는 트렌치 소자분리 공정과 관련하여 금속 실리사이드막의 프로파일이 불량해지고 그에 따라 완성된 소자의 특성이나 신뢰성이 떨어지는 문제가 있을 수 있다. 이를 도면을 참조하여 설명하면 다음과 같다.
도 1을 참조하면, 실리콘 기판(10)을 식각하여 트렌치를 형성하고 여기에 절연물질을 매립하여 형성한 트렌치 소자분리막(12)이 형성되어 있다. 또한, 트렌치 소자분리막(12)들 사이의 활성영역 즉, 소스/드레인 영역에는 기판(10)에 소정의 불순물이 주입되어 형성된 접합층(junction layer, 13)이 형성되어 있고, 접합층(13)의 표면에는 금속 실리사이드막(14)이 형성되어 있다.
그런데, 금속 실리사이드막(14)의 프로파일을 보면, 소자분리막(12)과 접하는 가장자리 부분이 두껍게 되어 있고, 그에 따라 접합층(13)은 그 가장자리 부분(B)이 매우 얇게 된다. 이렇게 접합층(13)의 가장자리 부분이 얇게 되면, 이 부분에서 접합 누설전류가 증가하여 완성된 소자의 특성과 신뢰성이 떨어지게 된다. 금속 실리사이드막(14)의 프로파일이 이와 같이 가장자리 부분에서 두껍게 되는 것은 트렌치 소자분리막(12)의 형성공정중 불가피하게 발생하는 홈(groove 또는 dent, A 참조) 때문이다. 즉, 금속 실리사이드막(14)을 형성하기 위해 기판(10) 전면에 증착되는 코발트 등의 고융점 금속이 이 홈(A)에도 증착되어 접합층(13) 가장자리의 실리콘이 실리사이드화하면서 상대적으로 실리사이드화하지 않고 남아있는 접합층(13)의 두께가 얇아지게 된다.
특히, 이러한 문제점은 점차 접합층의 깊이가 얕아지는 현재의 경향에서 더욱 심각한 문제가 된다. 또한, 접합층(13)의 가장자리가 얇아지는 것은 통상 붕소(B)를 불순물로 사용하는 P형 접합층의 경우에 더욱 심각한데, 이는 접합층을 형성하기 위해 붕소이온을 주입한 다음 열처리하는 과정에서 붕소가 통상 실리콘 산화막으로 이루어진 소자분리막(12) 쪽으로 편석(segregation)되면서 접합층의 가장자리가 더 얇아지기 때문이다.
본 발명이 이루고자 하는 기술적 과제는 접합층의 가장자리 부분 두께가 얇아지지 않도록 금속 실리사이드막의 프로파일을 개선한 반도체 소자의 제조방법을 제공하는 것이다.
상기의 기술적 과제를 달성하기 위해 본 발명에 따른 반도체 소자의 제조방 법은, 접합층 상부의 금속 실리사이드막의 가장자리 부분을 얇게 함으로써, 접합층 가장자리가 일정 두께를 확보할 수 있도록 한다.
구체적으로, 먼저 반도체 기판의 소정 영역에 트렌치 소자 분리막을 형성하고, 트렌치 소자 분리막이 형성된 반도체 기판 표면에 절연막을 형성한다. 이어서, 절연막을 전면 식각하여 반도체 기판을 노출시키되, 트렌치 소자 분리막 주변에는 절연막을 남긴다. 이어서, 트렌치 소자분리막을 포함한 반도체 기판 전면에 고융점 금속막을 형성하고 열처리하여 금속 실리사이드막을 형성한다.
여기서, 상기 절연막은 반도체 기판의 열산화 방법에 의해 형성되는 실리콘 산화막인 것이 바람직하고, 그 전면 식각은 플라즈마 식각에 의해 수행하는 것이 바람직하다.
이와 같이 본 발명에 따르면, 트렌치 소자분리막 주변에 남은 절연막에 의해 트렌치 소자분리막 주변에는 실리사이드화가 진행되지 않게 되어 금속 실리사이드막의 가장자리 부분이 얇아지게 되고, 그에 따라 접합층의 가장자리가 일정한 두께를 확보한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나, 본 발명은 이하의 실시예에 한하지 않고 다양하게 변형 또는 수정되어 실시될 수 있다. 도면에서 동일한 부호는 동일한 요소를 지칭하며, 설명의 편의와 명확성을 위해 각 요소의 두께나 크기는 과장되었다.
도 2 내지 도 5는 본 발명의 바람직한 실시예에 따라, 금속 실리사이드막의 프로파일 및 그에 따른 접합층의 프로파일이 개선된 반도체 소자를 제조하는 과정 을 나타낸 단면도들이다.
도 2를 참조하면, 반도체 기판(100) 상에 트렌치 소자분리막(120)을 형성하고, 기판(100) 표면에 절연막(125)을 형성한다. 이를 좀더 구체적으로 설명하면 다음과 같다.
표면에 패드 산화막(미도시)이 형성된 반도체 기판(100)의 비활성영역 즉, 소자분리막을 형성할 영역을 소정 깊이로 식각하여 트렌치를 형성한다. 이 트렌치를 형성하기 위한 식각마스크는 통상 실리콘 질화막과 실리콘 산화막의 이중막으로 형성한다. 이 식각마스크중 아래층인 실리콘 질화막은 트렌치 매립후 평탄화를 위한 전면 에치백(etch back) 또는 화학기계적 연마시 식각 정지막 또는 연마 정지막의 역할도 수행한다.
트렌치가 형성되면 식각에 의한 손상을 치유하기 위해 트렌치 측벽에 측벽 산화막(미도시)을 형성하고, 라이너층(11)으로서 실리콘 질화막을 얇게 형성한다. 이 라이너층(11)은 이후에 매립되는 절연막의 치밀화(densification)를 위한 열처리시 가해지는 스트레스를 완화하기 위해 형성한다. 이어서, 기판(10) 전면에 실리콘 산화막과 같은 절연막을 두껍게 증착하여 트렌치를 매립하고, 치밀화를 위한 고온 열처리를 수행한다.
이어서, 전면 에치백 또는 화학기계적 연마 공정을 수행하여 트렌치 내부에만 절연막을 남김으로써 트렌치 소자분리막(120)을 형성한다. 이때, 식각마스크로 사용된 실리콘 질화막과 실리콘 산화막의 이중막중 실리콘 산화막은 매립 절연막과 함께 제거되고 실리콘 질화막이 남는다. 남은 실리콘 질화막을 습식식각에 의해 제 거하면, 동일한 실리콘 질화막으로 이루어진 라이너층(11)의 일부가 함께 제거되면서 트렌치 소자분리막(120) 가장자리에 홈(도 1의 A 참조)이 형성된다.
이어서, 게이트 전극을 형성하기 위한 다결정 실리콘을 기판 전면에 증착하고 패터닝하여 소정 패턴의 게이트 전극(미도시)을 형성한다. 게이트 전극이 형성되면 이를 이온주입 마스크로 이용하여 소스/드레인 영역이 될 활성영역에 불순물 이온을 주입하고, 불순물 확산을 위한 열처리를 함으로써 접합층(130)을 형성한다.
이어서, 기판(100) 전면에 절연막(125)을 형성하는데, 기판을 열산화함으로써 실리콘 산화막으로 이루어진 절연막(125)을 형성하는 것이 바람직하다. 그러면, 도 2에 도시된 바와 같이, 활성영역 즉 접합층(130)이 형성된 영역의 기판(100) 표면에 절연막(125)이 형성되면서 소자분리막(120) 주변의 홈도 상당 부분 메워진다.
도 3을 참조하면, 소자분리막(120) 주변에만 즉, 접합층(130)의 가장자리를 따라 절연막(127)이 남아있음을 알 수 있다. 이 절연막(127)은 도 2에 도시된 상태에서 절연막(125)을 식각함으로써 접합층(130) 상부의 평평한 표면 상에서는 절연막이 제거되고, 접합층(130) 가장자리의 경사진 부분에서는 절연막이 식각되지 않고 남게 됨으로써 형성된 것이다.
구체적으로, 도 2의 절연막(125)을 접합층(130) 가장자리의 경사진 부위에만 남도록 식각하는 것은 고주파(RF)를 사용하는 플라즈마 식각에 의해 가능하다. 특히 고밀도 플라즈마 식각을 이용하면 플라즈마를 사용하지 않는 일반적인 화학적 식각과는 달리, 식각되어 생긴 부산물이 주변에 재증착되어 접합층(130)의 가장자리에 절연막(127)이 남는다.
이어서, 도 4에 도시된 바와 같이, 소자분리막(120), 접합층(130) 및 절연막(127)을 포함한 기판 전면에 고융점 금속 예컨대 코발트를 스퍼터링 등의 방법으로 증착하여 금속막(140)을 형성한다.
이어서, 실리사이드화를 위한 열처리를 수행하면 기판(100)을 이루는 실리콘과 금속막(140)의 금속이 반응하여 금속 실리사이드가 형성되고, 소자분리막(120) 및 절연막(127) 상에 증착된 금속은 실리사이드화하지 않고 남는다. 실리사이드화하지 않은 금속을 습식식각에 의해 제거하면 도 5와 같이 된다.
도 5로부터 알 수 있듯이, 접합층(132) 가장자리에서는 절연막(127)이 실리사이드화를 방지하므로, 금속 실리사이드막(142)은 접합층(132)의 가장자리 상부에는 형성되지 않게 된다. 따라서, 접합층(130)의 가장자리는 일정한 두께를 확보하게 되고, 접합층 가장자리에서 접합 누설전류의 증가를 방지할 수 있다.
이상 상술한 바와 같이 본 발명에 따르면, 트렌치 소자분리막 주변 즉, 접합층 가장자리에 절연막을 형성함으로써, 소자분리막 주변에서는 금속 실리사이드막이 형성되지 않도록 한다. 따라서, 접합층 가장자리에서 금속 실리사이드막은 형성되지 않아 접합층 가장자리가 일정한 두께를 확보하게 되고, 접합층 가장자리에서 접합 누설전류의 증가를 방지함으로써 완성된 소자의 특성이나 신뢰도를 개선할 수 있다.
Claims (3)
- 반도체 기판의 소정 영역에 트렌치 소자 분리막을 형성하는 단계;상기 트렌치 소자 분리막이 형성된 반도체 기판 표면에 절연막을 형성하는 단계;상기 절연막을 전면 식각하여 상기 반도체 기판을 노출시키면서 상기 트렌치 소자 분리막 주변에는 상기 절연막을 남기는 단계;상기 트렌치 소자 분리막을 포함한 반도체 기판 전면에 고융점 금속막을 형성하는 단계; 및상기 고융점 금속막이 형성된 반도체 기판을 열처리하여, 상기 고융점 금속의 실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 절연막을 형성하는 단계는 상기 반도체 기판을 열산화함으로써 상기 절연막으로서 실리콘 산화막을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 절연막을 식각하는 단계는, 플라즈마 식각에 의해 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000054871A KR100618806B1 (ko) | 2000-09-19 | 2000-09-19 | 금속 실리사이드막의 프로파일이 개선된 반도체 소자의제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000054871A KR100618806B1 (ko) | 2000-09-19 | 2000-09-19 | 금속 실리사이드막의 프로파일이 개선된 반도체 소자의제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020022199A KR20020022199A (ko) | 2002-03-27 |
| KR100618806B1 true KR100618806B1 (ko) | 2006-08-31 |
Family
ID=19689270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000054871A KR100618806B1 (ko) | 2000-09-19 | 2000-09-19 | 금속 실리사이드막의 프로파일이 개선된 반도체 소자의제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100618806B1 (ko) |
-
2000
- 2000-09-19 KR KR1020000054871A patent/KR100618806B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020022199A (ko) | 2002-03-27 |
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