KR100613376B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 위에 식각 정지막을 형성하는 단계, 식각 정지막 위에 층간 절연막을 형성하는 단계, 층간 절연막에 식각 정지막이 노출되는 비아홀을 형성하는 단계, 층간 절연막에 비아홀을 노출하는 트렌치를 형성하는 단계, 비아홀에 의해 노출되는 식각 정지막을 제거하는 단계를 포함하고, 식각 정지막은 CF4와 N2가스를 혼합한 기체로 건식 식각한다.
듀얼다마신, 비아홀, 트렌치

Description

반도체 소자의 제조 방법{Manufacturing method of semiconductor device}
도 1은 본 발명의 실시예에 따른 반도체 소자를 개략적으로 도시한 단면도이고,
도 2 내지 도 5는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 그 공정 순서대로 도시한 단면도이다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 다마신 구조를 가지는 반도체 소자에 관한 것이다.
최근 반도체 소자가 집적화되고 공정 기술력이 향상되면서 소자의 동작 속도나 저항, 금속 간의 기생 용량 등의 특성을 개선시키기 위한 일환으로 기존의 알루미늄 배선 대신에 구리 배선 공정이 제안되었다.
그러나 이러한 구리는 식각 특성이 매우 열악하므로 기존의 식각 공정 대신 다마신(damascene) 공정을 주로 이용하고 있다.
다마신 공정은 층간 절연막에 비아홀과 배선 형성을 위한 트렌치를 포함하는 듀얼 다마신 패턴을 형성한 후 듀얼 다마신 패턴에 구리를 매립하여 배선을 형성한 다. 여기서 층간 절연막은 여러 절연막으로 이루어지는 이중 하부 배선과 맞닿은 절연막으로는 질화 규소막을 형성한다.
이런 질화 규소막을 건식 식각할 때 다량의 폴리머가 발생하고 이러한 폴리머들은 질화규소막의 식각을 방해하여 정확한 CD(critical dimension)를 가지는 듀얼 다마신 패턴을 확보하기 어려운 문제점이 있다.
정확한 패턴이 형성되지 않으면 듀얼 다마신 패턴에 구리를 매립할 때 구리 매립이 제대로 되지 않으며 이로 인해 상부 배선과 하부 배선의 접촉이 제대로 되지 않아 접촉 저항이 증가하는 문제점이 있다.
상기한 문제점을 해결하기 위한 본 발명은 정확한 듀얼 다마신 패턴을 형성할 수 있는 반도체 소자의 제조 방법을 제공한다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 위에 식각 정지막을 형성하는 단계, 식각 정지막 위에 층간 절연막을 형성하는 단계, 층간 절연막에 식각 정지막이 노출되는 비아홀을 형성하는 단계, 층간 절연막에 비아홀을 노출하는 트렌치를 형성하는 단계, 비아홀에 의해 노출되는 식각 정지막을 제거하는 단계를 포함하고, 식각 정지막은 CF4와 N2가스를 혼합한 기체로 건식 식각한다.
여기서 식각 정지막을 제거하는 단계 후, 비아홀 및 트렌치가 매립되도록 금속 배선을 형성하는 단계를 더 포함하는 것이 바람직하다.
그리고 반도체 기판은 하부 금속 배선이 형성되어 있으며, 금속 배선은 비아홀 및 트렌치를 통해 하부 금속 배선과 연결하는 것이 바람직하다.
또한, CF4는 20~80sccm, N2는 400~600sccm으로 식각 챔버에 주입되는 것이 바람직하다.
이때 식각 챔버의 압력은 50~100mTorr이고, 챔버의 소스 파워는 300~1,000W, 바이어스 파워는 200~500W인 것이 바람직하다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
먼저, 본 발명의 실시예에 따른 반도체 소자를 첨부된 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 개략적으로 도시한 단면도이다.
도 1에 도시한 바와 같이, 금속 배선(12) 따위의 하부 구조가 형성되어 있는 반도체 기판(10) 위에 식각 정지막(14)이 형성되어 있고, 식각 정지막(14) 위에는 층간 절연막(16) 및 확산 방지막(18)이 형성되어 있다. 식각 정지막(14)은 SiN으로 이루어지고, 층간 절연막(16)은 FSG로 이루어지고, 확산 방지막(18)은 P-SiH4를 이용한 산화막(oxide layer)으로 이루어진다.
그리고 식각 정지막(14), 층간 절연막(16) 및 확산 방지막(18)에는 상, 하부 기판의 배선 또는 회로를 연결하기 위해서 비아홀 및 트렌치에 매립된 형태의 금속 배선(20, 22)이 형성되어 있다.
금속 배선(20, 22)은 비아홀(V)과 트렌치(T)의 내벽을 따라 형성되어 있는 확산 방지막(20)과 확산 방지막에 의해 정의되는 비아홀(V)과 트렌치(T) 내부를 채우는 금속층(22)으로 이루어진다. 여기서 확산 방지막(20)은 탄탈륨 실리콘 나이트라이드(TaSiN)막으로 형성되어 있다. 그리고 금속층(22)은 저저항 금속인 구리(Cu) 등의 도전 물질로 형성되어 있다.
그러면 도 1에 도시한 반도체 소자를 본 발명의 일 실시예에 따라 제조하는 방법에 대하여 도 2 내지 도 5를 참고로 상세히 설명한다.
도 2 내지 도 5는 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법을 공정 순서대로 도시한 단면도이다.
먼저 도 2에 도시한 바와 같이, 금속 배선(12) 따위의 하부 구조가 형성되어 있는 반도체 기판(10) 위에 질화 규소를 700~1,000Å의 두께로 증착하여 식각 정지막(14)을 형성한다.
그런 다음 식각 정지막(14) 위에 저유전율 물질인 FSG(fluorine silicate glass)를 7,000~10,000Å의 두께로 적층하여 제1 층간 절연막(16)을 형성하고, 층간 절연막(16) 위에 FSG의 불소(F)가 확산되는 것을 방지하기 위해서 P-SiH4를 이용한 산화막을 2,000~3,000Å의 두께로 적층하여 확산 방지막(18)을 형성한다.
다음 도 3에 도시한 바와 같이, 확산 방지막(18) 위에 비아홀을 정의하는 감광막 패턴(PR)을 형성한다. 그리고 감광막 패턴(PR)을 마스크로 식각 정지막(14)이 노출될 때까지 건식 식각하여 비아홀(V)을 형성한다.
다음 도 4에 도시한 바와 같이, 감광막 패턴(PR)을 산소 플라즈마로 제거한 후 트렌치를 정의하기 위한 감광막 패턴(PR)을 형성한다. 이후 감광막 패턴(PR)을 마스크로 확산 방지막(18) 및 층간 절연막(16)을 식각하여 트렌치(T)를 형성한다.
이후 도 5에 도시한 바와 같이, 비아홀(V)에 의해 노출되는 식각 정지막(14)을 건식 식각으로 제거한다. 여기서 건식 식각시에 식각 가스는 CF4가 20~80sccm, N2가 400~600sccm으로 주입되며, 식각 챔버의 압력은 50~100mTorr로 유지한다. 그리고 챔버에서 플라즈마를 발생시키는 소스 파워(RF파워)는 300~1,000W이고, 발생된 플라즈마에 직진성을 증가시키기 위한 바이어스 파워(RF파워)는 200~500W를 유지하는 것이 바람직하다.
그리고 식각은 챔버의 상태를 안정화시킨 후에 실시하게 되는데 실제 식각 정지막을 식각하기 전에 빈 기판(bare wafer)을 10~20매 정도 식각한 뒤에 실시하거나, 본 발명의 실시예에 따른 식각 조건으로 챔버를 2시간 동안 단련(seasoning)하여 챔버를 안정화시킨 후에 실시하는 것이 바람직하다.
이처럼 식각 가스로 CH4와 N2 혼합 가스를 사용하면 식각 정지막의 식각 시에 폴리머의 발생을 최소화할 수 있다. 따라서 정확한 CD를 가지도록 비아홀을 형성할 수 있으므로 하부 금속 배선과 상부 금속 배선의 접촉이 제대로 되지 않아 접촉 저항이 증가하거나 하지 않는다.
다음 도 1에 도시한 바와 같이, 비아홀(V)과 트렌치(T)의 내벽에 티타늄 또는 티타늄 합금 등의 금속을 증착하여 얇은 제1 금속막을 증착한다. 이후 제1 금속막에 의해 정의되는 비아홀 및 트렌치 내부를 채우도록 제2 금속막을 형성한다. 제2 금속막은 저저항 금속인 구리를 사용한다.
그런 다음 확산 방지막(18)의 상부 표면이 드러나는 시점까지 화학 기계적 연마하여 비아홀 및 트렌치 내부를 채우는 형태의 금속 배선(20, 22)을 형성한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이상에서 설명한 바와 같이 본 발명에 따르면 식각 정지막의 식각시 폴리머의 발생을 최소화할 수 있으며 정확한 CD를 가지도록 비아홀을 형성할 수 있으므로 고품질의 반도체 소자를 제공할 수 있다.

Claims (5)

  1. 반도체 기판 위에 식각 정지막을 형성하는 단계,
    상기 식각 정지막 위에 층간 절연막을 형성하는 단계,
    상기 층간 절연막에 상기 식각 정지막이 노출되는 비아홀을 형성하는 단계,
    상기 층간 절연막에 상기 비아홀을 노출하는 트렌치를 형성하는 단계,
    상기 비아홀에 의해 노출되는 식각 정지막을 제거하는 단계를 포함하고,
    상기 식각 정지막은 20~80sccm의 CF4와 400~600sccm의 N2가스를 혼합한 기체를 사용하여 건식 식각하는 반도체 소자의 제조 방법.
  2. 제1항에서,
    상기 식각 정지막을 제거하는 단계 후,
    상기 비아홀 및 상기 트렌치가 매립되도록 금속 배선을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  3. 제2항에서,
    상기 반도체 기판은 하부 금속 배선이 형성되어 있으며,
    상기 금속 배선은 상기 비아홀 및 트렌치를 통해 상기 하부 금속 배선과 연결하는 반도체 소자의 제조 방법.
  4. 삭제
  5. 제4항에서,
    상기 식각 챔버의 압력은 50~100mTorr이고, 상기 챔버의 소스 파워는 300~1,000W, 바이어스 파워는 200~500W인 반도체 소자의 제조 방법.
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Citations (2)

* Cited by examiner, † Cited by third party
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Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6727183B1 (en) 2001-07-27 2004-04-27 Taiwan Semiconductor Manufacturing Company Prevention of spiking in ultra low dielectric constant material
KR20040013974A (ko) * 2002-08-09 2004-02-14 동부전자 주식회사 이중 다마신 패턴 형성 방법

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