KR100607799B1 - 반도체 소자의 게이트 산화막 형성 방법 - Google Patents

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Abstract

본 발명은 GOI의 특성을 개선할 수 있는 게이트 산화막 형성 방법에 관한 것이다.
본 발명의 반도체 소자의 게이트 산화막 형성 방법은 기판에 웰을 형성하는 단계; 상기 기판 상부에 제1산화막, 제2산화막, 질화막을 순서대로 형성하는 단계; 상기 질화막 상부에 STI 패턴을 형성한 후 기판의 소정의 깊이까지 식각하여 트랜치를 형성하는 단계; 상기 트랜치에 절연막을 형성하고 화학적 기계적 연마하여 STI를 형성하는 단계; 상기 질화막 및 제2산화막을 식각하는 단계 및 상기 기판에 이온주입하여 소오스/드레인 영역을 형성한 후 다결정 실리콘을 형성하여 게이트 패턴을 형성하는 단계로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 반도체 소자의 게이트 산화막 형성 방법은 게이트 산화막을 STI 형성 전에 성장시켜 게이트 산화막의 얇아지는 현상을 방지하여 GOI 특성을 개선할 수 있는 효과가 있다.
게이트 산화막, STI, GOI

Description

반도체 소자의 게이트 산화막 형성 방법{Method for forming the gate oxide of semiconductor device}
도 1a 내지 도 1f은 본 발명에 의한 게이트 산화막 형성 방법.
본 발명은 반도체 소자의 게이트 산화막 형성 방법에 관한 것으로, 보다 자세하게는 GOI의 특성을 개선할 수 있는 게이트 산화막 형성 방법에 관한 것이다.
종래의 고전압 소자에서는 얇은 트랜치 분리(Shallow Trench Isolation : 이하 STI라 칭함)를 형성하고 난 후 게이트 산화막을 성장시킨다. 이와 같은 방법은 STI 코너 부근의 스트레스로 인해 STI 코너 부근에서의 게이트 산화막이 얇게 성장하게 되고 이로 인해 GOI(Gate Oxide Integrity)의 특성이 현저히 낮아지는 단점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 게이트 산화막을 STI가 완전히 형성되기 전에 형성하여 GOI의 특성을 개선할 수 있는 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 기판에 웰을 형성하는 단계; 상기 기판 상부에 제1산화막, 제2산화막, 질화막을 순서대로 형성하는 단계; 상기 질화막 상부에 STI 패턴을 형성한 후 기판의 소정의 깊이까지 식각하여 트랜치를 형성하는 단계; 상기 트랜치에 절연막을 형성하고 화학적 기계적 연마하여 STI를 형성하는 단계; 상기 질화막 및 제2산화막을 식각하는 단계 및 상기 기판에 이온주입하여 소오스/드레인 영역을 형성한 후 다결정 실리콘을 형성하여 게이트 패턴을 형성하는 단계로 이루어진 반도체 소자의 게이트 산화막 형성 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참고한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 1a 내지 도 1f은 본 발명에 의한 게이트 산화막 형성 방법이다.
먼저 도 1a와 같이 기판(100)에 웰-마스크(미도시)를 이용한 이온주입 공정으로 P형 불순물 또는 N형 불순물을 이온주입하여 P형 또는 N형의 웰(110)을 형성한다.
다음 도 1b와 같이 상기 웰(110)이 형성된 기판(100) 상부에 제1산화막 (120), 제2산화막(130) 및 질화막(140)을 순서대로 형성한다. 상기 제1산화막(120)은 열산화를 통해 생성된 것으로 게이트 산화막으로 이용된다. 상기 게이트 산화막으로 이용될 제1산화막(120)을 STI 형성 이전에 미리 형성하여 STI 코너 부근의 스트레스로 인한 게이트 산화막이 얇아지는 현상을 막아주기 때문에 GOI의 특성이 개선된다.
다음 도 1c와 같이 상기 질화막(140) 상부에 STI 패턴(150)을 형성한 후 기판의 소정의 깊이까지 식각하여 트랜치(160)를 형성한다. 상기 STI 패턴(150)은 바람직하게 포토 레지스트막을 이용한다.
다음 도 1d와 같이 상기 트랜치가 매립되도록 상기 기판(100)에 산화막 등의 절연막을 증착한 후 상기 절연막을 화학적 기계적 연마(CMP : Chemical Mechanical Polishing)하여 STI(170)를 형성한다.
다음 도 1e와 같이 상기 질화막과 제2산화막을 상기 제1산화막(120)이 드러날 때까지 습식 식각 한다. 이 때 상기 질화막을 식각할 때 게이트 산화막인 제1산화막(120)을 보호하기 위하여 제2산화막을 보호막으로 이용한다.
이후 도 1f와 같이 상기 기판(100)에 이온주입하여 소오스/드레인 영역(180)을 형성한 후 다결정 실리콘을 형성하여 게이트 패턴(190)을 형성한다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
본 발명의 반도체 소자의 게이트 산화막 형성 방법은 게이트 산화막을 STI 형성 전에 성장시켜 게이트 산화막의 얇아지는 현상을 방지하여 GOI 특성을 개선할 수 있는 효과가 있다.

Claims (3)

  1. 반도체 소자의 게이트 산화막 형성 방법에 있어서,
    기판에 웰을 형성하는 단계;
    상기 기판 상부에 제1산화막, 제2산화막, 질화막을 순서대로 형성하는 단계;
    상기 질화막 상부에 STI 패턴을 형성한 후 기판의 소정의 깊이까지 식각하여 트랜치를 형성하는 단계;
    상기 트랜치에 절연막을 형성하고 화학적 기계적 연마하여 STI를 형성하는 단계;
    상기 질화막 및 제2산화막을 습식식각하는 단계; 및
    상기 기판에 이온주입하여 소오스/드레인 영역을 형성한 후 다결정 실리콘을 형성하여 게이트 패턴을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
  2. 제 1항에 있어서,
    상기 제1산화막은 게이트 산화막임을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
  3. 제 1항에 있어서,
    상기 질화막을 식각할 때 상기 제1 산화막을 보호하기 위하여 상기 제2 산화막을 보호막으로 이용하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
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