KR100606368B1

KR100606368B1 - 에이티엠 수신기에서의 클럭 복구 장치 및 그 방법

Info

Publication number: KR100606368B1
Application number: KR1020040099259A
Authority: KR
Inventors: 전우채
Original assignee: 엘지노텔 주식회사
Priority date: 2004-11-30
Filing date: 2004-11-30
Publication date: 2006-07-31
Also published as: KR20060060765A

Abstract

본 발명은 ATM 수신기에서의 클럭 복구 장치 및 그 방법을 제공하기 위한 것으로, 라이트 셀 어드레스와 리드 셀 어드레스의 차이값을 계산하는 차이값 계산부와; 상기 차이값 계산부에서 계산된 차이값의 평균값을 구하고, 한 셀 버퍼의 현재 읽기 작업이 이루어지고 있는 주소와 현재 읽고 있는 데이터주소에 대해 평균값을 구하는 평균값 추출부와; 상기 평균값 추출부에서 출력된 평균값의 중간값으로 한계치를 제어하여 출력클럭의 업/다운이 조절되도록 하는 한계치 제어부를 포함하여 구성함으로써, ATM 셀 수신기에서 수신 셀 버퍼가 적정한 데이터 양을 유지하도록 버퍼에 대한 읽기 속도를 조절하여 버퍼의 효율적인 관리와 출력 지터를 최소화할 수 있게 되는 것이다.

Description

에이티엠 수신기에서의 클럭 복구 장치 및 그 방법{Apparatus and method for clock recovery in ATM receiver}

도 1은 종래 ATM 수신기에서의 클럭 복구 장치와 그 주변블록의 블록구성도이고,

도 2는 종래 ATM 수신기에서의 클럭 복구 방법을 보인 흐름도이며,

도 3은 본 발명에 의한 ATM 수신기에서의 클럭 복구 장치와 그 주변블록의 블록구성도이고,

도 4는 본 발명에 의한 ATM 수신기에서의 클럭 복구 방법을 보인 흐름도이다.

* 도면의 주요 부분에 대한 부호의 설명 *

100 : 차이값 계산부 200 : 평균값 추출부

210 : 제 1 평균값 계산부 211 ~ 214 : 제 1 내지 제 4 지연부

215 : 제 1 가산부 220 : 제 2 평균값 계산부

221 ~ 224 : 제 5 내지 제 8 지연부 225 : 제 2 가산부

300 : 한계치 제어부 410 : 256 카운터

420 : 지연부 430 : 업/다운 제어부

440 : DS1E 분배 카운터

본 발명은 ATM(Asynchronous Transfer Mode, 비동기 전송 방식) 수신기에서의 클럭 복구 장치 및 그 방법에 관한 것으로, 특히 ATM 셀 수신기에서 수신 셀 버퍼가 적정한 데이터 양을 유지하도록 버퍼에 대한 읽기 속도를 조절하여 버퍼의 효율적인 관리와 출력 지터를 최소화하기에 적당하도록 한 ATM 수신기에서의 클럭 복구 장치 및 그 방법에 관한 것이다.

일반적으로 ATM은 ITU-T(구 CCITT)에서 1988년에 B-ISDN(Broadband Integrated Services Digital Network, 광대역 종합정보통신망)의 전송 방식으로 결정되어, B-ISDN의 핵심이 되는 전송, 교환 기술이다. 이는 모든 정보를 ATM 셀(Cell)이라고 하는 고정 길이의 블록으로 분할하여 이것을 순차적으로 전송하는 방식이다.

헤더 내에는 셀이 속하는 커넥션을 식별하기 위한 가상 채널 식별자(Virtual Channel Identifier, VCI) 가상 경로 식별자(Virtual Path Identifier, VPI), 폭주 시의 셀의 폐기 허용 여부를 표시하는 셀 우선 순위(Cell Loss Priority, CLP), 망 제어 정보를 구별하기 위한 셀 정보 식별(Payload Type, PT), 헤더의 오류를 검출하고 제어(Header Error Control, HEC) 등의 기능이 있다. ATM 다중의 특징은 통계적 다중 효과에 의해서 분할보다 높은 다중화 효율을 기할 수 있고, 개개의 통신에 할당되는 전송 대역을 자유롭게 설정할 수 있는 점이다. 그리고 ATM 교환에서는 루 틴 정보가 헤더에 격납되기 때문에 각 ATM 교환기가 자립적으로 셀을 중계하고 교환할 수 있으며, 교환 처리를 하드웨어로 실현할 수 있어서 교환 속도를 향상시킬 수 있다.

ATM 교환망은 가상 경로(Virtual Path, VP)와 가상 채널(Virtual Channel, VC)이라고 하는 2개 레벨의 망으로 구성된다. 이와 같이 ATM은 패킷 교환의 높은 전송 효율을 이어 받고, 회선 교환의 단점인 교환 지연 회선 사용 효율의 저하를 시정하여 다양한 정보를 고속으로 처리할 수 있게 된다.

그래서 ATM 수신기는 이러한 ATM 셀을 수신하여 처리하도록 동작하게 된다.

도 1은 종래 ATM 수신기에서의 클럭 복구 장치와 그 주변블록의 블록구성도이다.

이에 도시된 바와 같이, 라이트 셀 어드레스(Write Cell Address, WCELLAD)와 리드 셀 어드레스(Read Cell Address, RCELLAD)의 차이값을 계산하는 차이값 계산부(10)와; 상기 차이값 계산부(10)에서 4번의 차이값의 평균값을 추출하는 평균값 추출부(20)와; 상기 평균값 추출부(20)에서 출력된 평균값의 중간값으로 한계치를 제어하여 출력클럭의 업/다운이 조절되도록 하는 한계치 제어부(30)로 구성된다.

상기에서 평균값 추출부(20)는, 상기 차이값 계산부(10)의 출력을 순차적으로 지연시키는 제 1 내지 제 4 지연부(21 ~ 24)와; 상기 제 1 내지 제 4 지연부(21 ~ 24)의 출력을 더하여 평균값을 추출하여 상기 한계치 제어부(30)로 전송하는 가산부(25)로 구성된다.

그리고 미설명부호 41은 256 카운터이고, 42는 지연부이며, 43은 업/다운 제어부이고, 44는 DS1E 분배 카운터이다.

도 2는 종래 ATM 수신기에서의 클럭 복구 방법을 보인 흐름도이다.

이에 도시된 바와 같이, 라이트, 리드 되고 있는 현재 어드레스의 차이값을 계산하는 단계(ST1)와 상기 계산된 4번의 차이값의 평균값을 추출하는 단계(ST2)와; 상기 추출된 평균값의 중간값으로 한계치를 제어하여 한계치로 출력 클럭의 업/다운 조절을 수행하는 단계(ST3, ST4)를 수행한다.

이와 같이 구성된 종래 기술의 동작을 첨부한 도면에 의거하여 상세히 설명하면 다음과 같다.

먼저 망에서 전송되어오는 고속의 ATM 셀을 수신하여 DS1E의 서비스를 위하여 2.048Mbps의 속도로 출력하여 주는 ATM 수신기를 설계하고자 할 때 수신단 쪽에 64Bytes 크기의 셀 버퍼를 여러 개 두어야 한다.

그리고 이 때 전체 셀 버퍼가 적정용량을 유지하면서 데이터 입출력을 수행하게 하려면 출력보다 고속으로 쓰여지는 입력 데이터의 양에 맞추어 출력속도를 조절해 줄 필요성이 있다.

ATM 셀 버퍼의 원활한 데이터 흐름을 위해서 전체 셀 버퍼의 중간 위치 쯤에서 항상 데이터가 입출력이 되도록 설계하는 것이 가장 안정적이고, 출력 지터값도 작게 나온다.

그리고 이러한 효과를 얻기 위하여 기준(Reference) 클럭을 분주한 후에 이것의 듀티 사이클(Duty Cycle)에 변화를 주어 출력 클럭으로 사용하면서 출력 데이 터 속도를 조절해주는 클럭 복구 방식을 사용한다.

종래 기술을 설명하기 위해 전체 셀 버퍼는 64Bytes 크기의 단일 셀 버퍼 16개를 두었다고 가정한다.

그래서 도 1에서 WCELLAD[3:0]는 현재 라이트(Write)하고 있는 셀 버퍼의 어드레스이고, RCELLAD[3:0]는 현재 리드(Read)하고 있는 셀 버퍼의 어드레스이다.

라이트, 리드 되고 있는 현재 어드레스의 차이값을 이용하여 리드(Read)해 가는 출력 클럭의 속도를 조절하여 버퍼의 풀(Full) 상태를 방지한다.

이 때 라이트, 리드 어드레스의 차이값은 일시적인 차이로 오는 오차를 줄이기 위해 4번의 차이값의 평균을 이용한다.

도 1에서 라이트, 리드 어드레스의 차이값의 평균값은 MSB(Most Significant Bit, 최상위 비트)[5:0]의 값으로 계산되어지고, 한계치 제어부(30)에서 중간값을 기준으로 판단한 후에 출력 클럭의 속도를 올려야할지 내려야할지 아니면 현재 클럭속도를 유지해야할지를 업/다운(UP/DN) 판별신호로 내보내준다.

그러면 이 UP/DN으로 내보내준 신호는 기준 클럭을 분주하여 2.048M 클럭을 생성하는 블록에서 듀티 사이클의 조정에 영향을 미치게 되며, 궁극적으로 버퍼의 적정 데이터 저장을 효율적으로 관리해준다.

그러나 이러한 종래 기술은 다음과 같은 문제점이 있었다.

즉, ATM 셀 수신이 연속적으로 과도하게 많이 이루어지는 순간에 출력 클럭값을 계속 빠르게 제어한다고 해도 입출력 데이터 속도가 차이가 많을 경우는 셀 버퍼에서 버퍼 풀이 발생하는 경우가 생길 수가 있으며, 이를 방지하기 위하여 셀 버퍼를 필요 이상으로 많이 두어야하는 문제점이 있게 된다.

이에 본 발명은 상기와 같은 종래의 제반 문제점을 해결하기 위해 제안된 것으로, 본 발명의 목적은 ATM 셀 수신기에서 수신 셀 버퍼가 적정한 데이터 양을 유지하도록 버퍼에 대한 읽기 속도를 조절하여 버퍼의 효율적인 관리와 출력 지터를 최소화할 수 있는 ATM 수신기에서의 클럭 복구 장치 및 그 방법을 제공하는데 있다.

상기와 같은 목적을 달성하기 위하여 본 발명의 일실시예에 의한 ATM 수신기에서의 클럭 복구 장치는,

라이트 셀 어드레스와 리드 셀 어드레스의 차이값을 계산하는 차이값 계산부와; 상기 차이값 계산부에서 계산된 차이값의 평균값을 구하고, 한 셀 버퍼의 현재 읽기 작업이 이루어지고 있는 주소와 현재 읽고 있는 데이터주소에 대해 평균값을 구하는 평균값 추출부와; 상기 평균값 추출부에서 출력된 평균값의 중간값으로 한계치를 제어하여 출력클럭의 업/다운이 조절되도록 하는 한계치 제어부를 포함하여 이루어짐을 그 기술적 구성상의 특징으로 한다.

상기와 같은 목적을 달성하기 위하여 본 발명의 일실시예에 의한 ATM 수신기에서의 클럭 복구 방법은,

라이트, 리드 되고 있는 현재 어드레스의 차이값에 대해 평균값을 구하고, 한 셀 버퍼의 현재 읽기 작업이 이루어지고 있는 주소와 현재 읽고 있는 데이터주소에 대해 평균값을 추출하는 제 1 단계와; 상기 제 1 단계에서 추출된 평균값을 이용하여 한계치를 제어하여 한계치로 출력 클럭의 업/다운 조절을 수행하는 제 2 단계를 포함하여 수행함을 그 기술적 구성상의 특징으로 한다.

이하, 상기와 같은 본 발명, ATM 수신기에서의 클럭 복구 장치 및 그 방법의 기술적 사상에 따른 일실시예를 도면을 참조하여 설명하면 다음과 같다.

도 3은 본 발명에 의한 ATM 수신기에서의 클럭 복구 장치와 그 주변블록의 블록구성도이다.

이에 도시된 바와 같이, 라이트 셀 어드레스(Write Cell Address, WCELLAD)와 리드 셀 어드레스(Read Cell Address, RCELLAD)의 차이값을 계산하는 차이값 계산부(100)와; 상기 차이값 계산부(100)에서 계산된 차이값의 평균값을 구하고, 한 셀 버퍼의 현재 읽기 작업이 이루어지고 있는 주소(Read row Column Address, RCAD)와 현재 읽고 있는 데이터주소(Read Row Address, RRAD)에 대해 평균값을 구하는 평균값 추출부(200)와; 상기 평균값 추출부(200)에서 출력된 평균값의 중간값으로 한계치를 제어하여 출력클럭의 업/다운이 조절되도록 하는 한계치 제어부(300)를 포함하여 구성된다.

상기에서 평균값 추출부(200)는, 상기 차이값 계산부(100)에서 계산된 차이값의 평균값을 구하는 제 1 평균값 계산부(210)와; 한 셀 버퍼의 현재 읽기 작업이 이루어지고 있는 주소(RCAD)와 현재 읽고 있는 데이터주소(RRAD)에 대해 평균값을 구하는 제 2 평균값 계산부(220)를 포함하여 구성된다.

상기에서 제 1 평균값 계산부(210)는, 상기 차이값 계산부(100)의 출력을 순 차적으로 지연시키는 복수개의 지연부(211 ~ 214)와; 상기 복수개의 지연부(211 ~ 214)의 출력을 더하여 평균값을 추출하여 상기 한계치 제어부(300)로 전송하는 제 1 가산부(215)를 포함하여 구성된다.

상기에서 복수개의 지연부(211 ~ 214)는, 제 1 내지 제 4 지연부(211 ~ 214)의 4개로 구성하는 것을 특징으로 한다.

상기에서 제 2 평균값 계산부(220)는, 한 셀 버퍼의 현재 읽기 작업이 이루어지고 있는 주소(RCAD)와 현재 읽고 있는 데이터주소(RRAD)를 입력받아 순차적으로 지연시키는 복수개의 지연부(221 ~ 224)와; 상기 복수개의 지연부(221 ~ 224)의 출력을 더하여 평균값을 추출하여 상기 한계치 제어부(300)로 전송하는 제 2 가산부(225)를 포함하여 구성된다.

상기에서 복수개의 지연부(221 ~ 224)는, 제 5 내지 제 8 지연부(221 ~ 224)의 4개로 구성하는 것을 특징으로 한다.

그리고 미설명부호 410은 256 카운터이고, 420은 지연부이며, 430은 업/다운 제어부이고, 440은 DS1E 분배 카운터이다.

이에 도시된 바와 같이, 라이트, 리드 되고 있는 현재 어드레스의 차이값에 대해 평균값을 구하고, 한 셀 버퍼의 현재 읽기 작업이 이루어지고 있는 주소(RCAD)와 현재 읽고 있는 데이터주소(RRAD)에 대해 평균값을 추출하는 제 1 단계(ST11 ~ ST13)와; 상기 제 1 단계에서 추출된 평균값을 이용하여 한계치를 제어하 여 한계치로 출력 클럭의 업/다운 조절을 수행하는 제 2 단계(ST14, ST15)를 포함하여 수행한다.

상기에서 제 1 단계는, 라이트, 리드 되고 있는 현재 어드레스의 차이값을 계산하는 제 11 단계(ST11)와; 상기 제 11 단계에서 계산된 차이값에 대해 일정 횟수(예를 들면, 4회)로 차이값을 더하여 평균값을 추출하는 제 12 단계(ST12)와; 상기 제 12 단계 후 한 셀 버퍼의 현재 읽기 작업이 이루어지고 있는 주소(RCAD)와 현재 읽고 있는 데이터주소(RRAD)에 대해 평균값을 추출하여 상기 제 2 단계로 리턴하는 제 13 단계(ST13)를 포함하여 수행한다.

이와 같이 구성된 본 발명에 의한 ATM 수신기에서의 클럭 복구 장치 및 그 방법의 동작을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.

먼저 본 발명은 ATM 셀 수신기에서 수신 셀 버퍼가 적정한 데이터 양을 유지하도록 버퍼에 대한 읽기 속도를 조절하여 버퍼의 효율적인 관리와 출력 지터를 최소화하고자 한 것이다.

그리고 ATM 수신기는 고속으로 수신되는 ATM 셀을 저장하였다가, 2.048M 클럭으로 Read를 수행하는 ATM 셀 버퍼는 ATM 셀을 받아서 DS1E(2.048Mbps) 데이터를 출력하는 장치에서 사용된다. 그리고 버퍼에 저장되어 있는 데이터가 꽉 차 있을 경우(버퍼 Full상태)가 발생하면 출력 지터값이 올라가는 현상과 데이터 유실 현상이 발생하게 된다.

이를 방지하기 위해서는 셀 버퍼의 데이터 용적량을 버퍼 전체 용량의 중간값으로 유지해주는 기술이 중요하다. 즉, 버퍼에 전달되는 데이터 양이 많아질 경 우 리드(Read) 클럭 속도를 증가시켜 빨리 데이터를 읽어가도록 하고, 반대로 버퍼로 전달되는 데이터 양이 적을 경우엔 리드 클럭 속도를 감소시켜 데이터를 천천히 읽어가도록 조절하는 것이다.

이러한 미세한 리드 클럭의 조절 기술로 기준 클럭을 효율적으로 분주하여 리드 클럭을 생성해내는 클럭 복구 방식을 사용하는데, 본 발명에서는 이러한 클럭 복구 방식을 사용할 때 리드 클럭의 주파수 조절에 대한 제어를 효과적으로 수행하도록 한다.

그래서 본 발명은 종래 기술의 동작에 바이트 어드레스 체크 기능을 추가하여 더 효율적으로 출력 속도 조절이 가능하도록 한다.

이에 따라 차이값 계산부(100)는 라이트 셀 어드레스인 WCELLAD[3:0]와 리드 셀 어드레스인 RCELLAD[3:0]을 입력받아 그 차이값을 계산하여 평균값 추출부(200)의 제 1 평균값 계산부(210)의 제 1 지연부(211)로 전송한다.

그리고 평균값 추출부(200)에서 제 1 평균값 계산부(210)는 차이값 계산부(100)에서 계산된 차이값의 평균값을 구한다.

이러한 제 1 평균값 계산부(210)에서 제 1 지연부(211)는 차이값 계산부(100)에서 계산된 차이값을 지연시켜 제 2 지연부(212)와 제 1 가산부(215)로 Q1[3:0]을 전송한다.

또한 제 2 지연부(212)는 제 1 지연부(211)에서 지연된 차이값을 지연시켜 제 3 지연부(213)와 제 1 가산부(215)로 Q2[3:0]를 전송한다.

또한 제 3 지연부(213)는 제 2 지연부(212)에서 지연된 차이값을 지연시켜 제 4 지연부(214)와 제 1 가산부(215)로 Q3[3:0]을 전송한다.

또한 제 4 지연부(214)는 제 3 지연부(213)에서 지연된 차이값을 지연시켜 제 1 가산부(215)로 Q4[3:0]를 전송한다.

그리고 제 1 가산부(215)는 제 1 내지 제 4 지연부(211 ~ 214)에서 전송된 Q1[3:0] ~ Q4[3:0]를 6 비트 애더(ADDER)에 의해 가산하여 MSB[5:0] 신호를 한계치 제어부(300)로 출력한다.

이렇게 제 1 평균값 제어부(210)에서는 차이값 계산부(100)에서 계산된 차이값을 4회 동안 입력받아 평균하여 출력하게 된다. 이러한 제 1 평균값 제어부(210)의 지연 횟수는 상황에 따라 가감할 수 있다.

또한 제 2 평균값 계산부(220)는 한 셀 버퍼의 현재 읽기 작업이 이루어지고 있는 주소(RCAD)와 현재 읽고 있는 데이터주소(RRAD)에 대해 평균값을 구하여 한계치 제어부(300)로 전송한다.

이러한 제 2 평균값 계산부(220)에서 제 5 지연부(221)는 한 셀 버퍼의 현재 읽기 작업이 이루어지고 있는 주소인 RCAD[5:0]와 현재 읽고 있는 데이터주소인 RRAD[2:0]을 입력받아 지연시켜 제 6 지연부(222)와 제 2 가산부(225)로 DT1[8:0]을 전송한다.

또한 제 6 지연부(222)는 제 5 지연부(221)에서 지연된 차이값을 지연시켜 제 7 지연부(223)와 제 2 가산부(225)로 DT2[8:0]를 전송한다.

또한 제 7 지연부(223)는 제 6 지연부(222)에서 지연된 차이값을 지연시켜 제 8 지연부(224)와 제 2 가산부(225)로 DT3[8:0]을 전송한다.

또한 제 8 지연부(224)는 제 7 지연부(223)에서 지연된 차이값을 지연시켜 제 2 가산부(225)로 DT4[8:0]를 전송한다.

그리고 제 2 가산부(225)는 제 5 내지 제 8 지연부(221 ~ 224)에서 전송된 DT1[8:0] ~ DT4[8:0]를 11 비트 애더(ADDER)에 의해 가산하여 LSB(Least Significant Bit, 최하위 비트)[10:0] 신호를 한계치 제어부(300)로 출력한다.

이렇게 제 2 평균값 제어부(220)에서는 한 셀 버퍼의 현재 읽기 작업이 이루어지고 있는 주소(RCAD)와 현재 읽고 있는 데이터주소(RRAD)를 4회 동안 입력받아 평균하여 출력하게 된다. 이러한 제 2 평균값 제어부(220)의 지연 횟수는 상황에 따라 가감할 수 있다.

그래서 64Bytes로 이루어진 하나의 셀 버퍼에 라이트 된 ATM 셀을 출력 클럭에 맞춰 8비트 단위로 읽어갈 때의 리드 바이트 어드레스(RCAD[5:0], RRAD[2:0])를 계속 체크한다.

그리고 연속으로 4번 체크된 어드레스의 평균값을 LSB[10:0]로 내보내게 된다.

그리고 한계치 제어부(300)는 평균값 추출부(200)에서 출력된 평균값의 중간값으로 한계치를 제어하여 출력클럭의 업/다운이 조절되도록 한다. 그래서 한계치 제어부(300)는 현재 리드(Read) 작업이 이루어지고 있는 하나의 셀 버퍼 상의 어드레스가 기준값보다 높은 곳에 있는지 낮은 주소값을 가지고 있는지 판단하여 출력클럭값을 조정하게 된다.

이 때 한계치 제어부(300)는 UP/DN 제어값을 내보내는데 있어서 종래의 기술 에서도 사용된 셀 단위의 어드레스 체크값과 본 발명에서 추가된 Byte 단위의 어드레스 값을 모두 이용한다.

즉, 셀 단위에서 체크하는 라이트와 리드의 어드레스가 차이가 날 때는 종래의 기술처럼 그 차이값을 적용하여 출력 클럭의 듀티 사이클을 조절하고, 셀 단위에서 안정적인 상태를 유지하고 있을 때는 바이트(Byte) 어드레스 위치를 감시하여 UP/DN 제어값을 결정한다.

이 때의 동작을 자세히 설명하면 다음과 같다.

먼저, 제 1 평균값 계산부(210)에서 전달되어온 MSB[5:0]의 데시멀(Decimal) 값이 32보다 크면 업(UP), MSB[5:0]의 데시멀 값이 32보다 작으면 다운(DN), MSB[5:0]의 데시멀 값이 정확히 32이면 본 발명에서 새로 추가된 LSB[10:0]의 값을 참고하여 하나의 셀 버퍼 안에서 바이트 어드레스의 현재 상태까지 체크하게 된다.

즉, 멀티 셀 버퍼에서 체크된 셀 어드레스 체크를 1차로 수행하고, 그게 안정적이면, 2차로 하나의 셀 버퍼에서 확인하도록 만들어진 LSB[10:0]의 값을 추가로 확인하여 보다 안정적인 데이터 흐름을 제어하는 것이다. LSB[10:0]의 데시멀 값이 1536 보다 크면 업, LSB[10:0]의 데시멀 값이 1536 보다 작으면 다운, LSB[10:0]의 데시멀 값이 1536이면 현재 상태 유지로 제어값을 내보낸다.

이처럼 본 발명은 ATM 셀 수신기에서 수신 셀 버퍼가 적정한 데이터 양을 유지하도록 버퍼에 대한 읽기 속도를 조절하여 버퍼의 효율적인 관리와 출력 지터를 최소화하게 되는 것이다.

이상에서 본 발명의 바람직한 실시예를 설명하였으나, 본 발명은 다양한 변 화와 변경 및 균등물을 사용할 수 있다. 본 발명은 상기 실시예를 적절히 변형하여 동일하게 응용할 수 있음이 명확하다. 따라서 상기 기재 내용은 하기 특허청구범위의 한계에 의해 정해지는 본 발명의 범위를 한정하는 것이 아니다.

이상에서 살펴본 바와 같이, 본 발명에 의한 ATM 수신기에서의 클럭 복구 장치 및 그 방법은 ATM 셀 수신기에서 수신 셀 버퍼가 적정한 데이터 양을 유지하도록 버퍼에 대한 읽기 속도를 조절하여 버퍼의 효율적인 관리와 출력 지터를 최소화할 수 있는 효과가 있게 된다.

그리고 종래 기술에서의 클럭 복구 방식에서는 멀티 셀 버퍼의 경우 셀 단위의 라이트/리드 어드레스 체크만을 통한 출력 속도 조절이 수행되어서 조정값이 적용되기까지는 시간이 오래 걸리게 된다. 즉, 하나의 셀이 데이터로 모두 채워져 있은 후에 셀 단위의 라이트/리드의 속도 차이를 비교하여 한계치 제어부에서 반응한다는 단점이 있고, 이로 인해 버퍼 풀 현상이 일어날 수 있는 가능성이 비교적 많았었다.

그래서 본 발명에서는 각각의 셀 버퍼의 바이트 어드레스를 동시에 체크하여 전체 버퍼의 현재 상태 감시 기능을 더욱 세밀하게 한다.

이에 따라 셀 단위의 라이트/리드 어드레스가 안정적인 상태를 유지하고 있을 때에는 듀티 사이클 조절에 대한 제어없이 현재 클럭 속도를 유지하지만, 본 발명을 적용하면 셀 단위의 라이트/리드 속도 차이가 발생하기 전이나 안정적일 때에도 하나의 셀 안에서 입출력의 속도 차이를 미리 조절해 줄 수 있게 된다.

따라서 본 발명은 종래의 기술보다 동일한 버퍼 크기를 보유한 채로 버퍼 풀 현상을 미연에 방지할 수 있는 효과를 얻게 된다.

Claims

라이트 셀 어드레스와 리드 셀 어드레스의 차이값을 계산하는 차이값 계산부와;

상기 차이값 계산부에서 계산된 차이값의 평균값을 구하고, 한 셀 버퍼의 현재 읽기 작업이 이루어지고 있는 주소와 현재 읽고 있는 데이터주소에 대해 평균값을 구하는 평균값 추출부와;

상기 평균값 추출부에서 출력된 평균값의 중간값으로 한계치를 제어하여 출력클럭의 업/다운이 조절되도록 하는 한계치 제어부를 포함하여 구성된 것을 특징으로 하는 ATM 수신기에서의 클럭 복구 장치.
제 1 항에 있어서, 상기 평균값 추출부는,

상기 차이값 계산부에서 계산된 차이값의 평균값을 구하는 제 1 평균값 계산부와;

한 셀 버퍼의 현재 읽기 작업이 이루어지고 있는 주소와 현재 읽고 있는 데이터주소에 대해 평균값을 구하는 제 2 평균값 계산부를 포함하여 구성된 것을 특징으로 하는 ATM 수신기에서의 클럭 복구 장치.
제 2 항에 있어서, 상기 제 1 평균값 계산부는,

상기 차이값 계산부의 출력을 순차적으로 지연시키는 복수개의 지연부와;

상기 복수개의 지연부의 출력을 더하여 평균값을 추출하여 상기 한계치 제어부로 전송하는 제 1 가산부를 포함하여 구성된 것을 특징으로 하는 ATM 수신기에서의 클럭 복구 장치.
제 3 항에 있어서, 상기 복수개의 지연부는,

제 1 내지 제 4 지연부의 4개로 구성하는 것을 특징으로 하는 ATM 수신기에서의 클럭 복구 장치.
제 2 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 제 2 평균값 계산부는,

한 셀 버퍼의 현재 읽기 작업이 이루어지고 있는 주소와 현재 읽고 있는 데이터주소를 입력받아 순차적으로 지연시키는 복수개의 지연부와;

상기 복수개의 지연부의 출력을 더하여 평균값을 추출하여 상기 한계치 제어부로 전송하는 제 2 가산부를 포함하여 구성된 것을 특징으로 하는 ATM 수신기에서의 클럭 복구 장치.
제 5 항에 있어서, 상기 복수개의 지연부는,

제 5 내지 제 8 지연부의 4개로 구성하는 것을 특징으로 하는 ATM 수신기에서의 클럭 복구 장치.
라이트, 리드 되고 있는 현재 어드레스의 차이값에 대해 평균값을 구하고, 한 셀 버퍼의 현재 읽기 작업이 이루어지고 있는 주소와 현재 읽고 있는 데이터주소에 대해 평균값을 추출하는 제 1 단계와;

상기 제 1 단계에서 추출된 평균값을 이용하여 한계치를 제어하여 한계치로 출력 클럭의 업/다운 조절을 수행하는 제 2 단계를 포함하여 수행하는 것을 특징으로 하는 ATM 수신기에서의 클럭 복구 방법.
제 7 항에 있어서, 상기 제 1 단계는,

라이트, 리드 되고 있는 현재 어드레스의 차이값을 계산하는 제 11 단계와;

상기 제 11 단계에서 계산된 차이값에 대해 일정 횟수로 차이값을 더하여 평균값을 추출하는 제 12 단계와;

상기 제 12 단계 후 한 셀 버퍼의 현재 읽기 작업이 이루어지고 있는 주소와 현재 읽고 있는 데이터주소에 대해 평균값을 추출하여 상기 제 2 단계로 리턴하는 제 13 단계를 포함하여 수행하는 것을 특징으로 하는 ATM 수신기에서의 클럭 복구 방법.