KR20030001868A - 센스 앰프 전원제어회로 - Google Patents

센스 앰프 전원제어회로 Download PDF

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Abstract

본 발명은 센스 앰프 전원제어회로에 관한 것으로, 리프레쉬 동작시 고전압이 아닌 셀 전압으로 인가하여 불필요한 전류 소모를 줄일 수 있는 센스 앰프 전원제어회로에 관한 것이다.
이를 위한 본 발명의 센스 앰프 전원제어회로는, 리프레쉬 인에이블 신호와 센스 앰프 인에이블 신호를 수신하며, 상기 리프레쉬 신호에 의해 상기 센스 앰프의 동작 전압을 결정하는 제1, 제2 풀업 제어신호와 풀다운 제어신호를 발생하는 제어부와, 상기 제어부에서 발생된 상기 제1, 제2 풀업 제어신호와 상기 풀다운 제어신호 및 센스앰프 프리차아지 신호를 수신하며, 리프레쉬 동작시 상기 제1, 제2 풀업 제어신호에 의핸 내부 전원전압(셀 전압)을 상기 센스 앰프의 동작 전압으로 공급하고, 상기 센스 앰프가 동작하기 않을 때 프리차아지 시키는 구동부를 포함하는 센스앰프 전원제어회로를 제공하는 것을 특징으로 한다.

Description

센스 앰프 전원제어회로{SENSE AMPLIFIER POWER CONTROL CIRCUIT}
본 발명은 센스 앰프 전원제어회로에 관한 것으로, 보다 구체적으로는 리프레쉬 동작시 센스 앰프의 고전압 인가에 의한 불필요한 전력소비를 줄일 수 있는 장치에 관한 것이다.
일반적으로 디램 동작에 있어서 쓰기, 읽기, 리프레쉬(Refresh) 구동시 센스앰프를 구동시킨다. 이때, 센스앰프의 내부 전원전압을 전달하여 주는 PMOS 트랜지스터(P1)의 특성이 NMOS 트랜지스터(N1)보다 좋지 않으므로 내부 전원전압 레벨까지 빠르게 상승하지 못한다. 이에따라, 센스앰프의 센싱 속도를 향상시키기 위해 메모리 셀의 전압보다 높은 고전압을 가하는 방식으로 구동된다.
이러한 센스 앰프의 동작을 제어하는 제어부 및 구동부를 블록도를 이용하여 간략히 설명하면 다음과 같다.
도 1에 도시된 바와같이, 센스 앰프 인에이블 신호(sen_en)로 하여 센스앰프부(20)를 제어하는 제어부(1)를 형성한다. 제어부(1)는 제1, 제2 풀업 제어신호 및 풀다운 제어신호(2)(3)(4)를 출력하는데, 제1 풀업 제어신호(2)는 구동부(10)에 입력되어 센싱속도를 향상시키기 위해 센스앰프부(20)로 인가되는 고전압을 제어하고, 상기 제2 풀업 제어신호(3)는 상기 구동부(10)에 입력되어 센스앰프부(20)로 인가되는 내부 전원전압을 제어하며, 풀다운 제어신호(4)는 센스앰프부(20)의 동작을 제어한다.
이러한 제어부(1)의 제1, 제2 풀업 제어신호 및 풀다운 제어신호(2)(3)(4) 와 프리차아지 신호(5)를 입력으로 하여, 제1 및 제2 풀업 제어신호(2)의 제어를받는 센스 앰프부(20)의 전압 소오스인 풀업 바이어스 전위(11, SPC)와 풀다운 제어신호(4)의 제어를 받는 풀다운 바이어스 전위(12, SNCb)를 출력하여 센스앰프부(20)를 동작시킨다.
미설명 부호 13은 센스앰프부(20)의 무동작시 인가되는 프리차아지 인에이블 신호이다.
따라서, 종래에는 센스 앰프부(20)가 인에이블되었을때 일정 시간동안 풀업 바이어스 전위(SPC)에 고전압이 인가됨으로써, 센스 앰프의 풀업 바이어스 전위(SPC)를 높여주어 비트 라인(BL)과 비트 라인바(/BL)의 데이터 전이(develope)를 빠르게 할 수 있다.
그러나, 위와같은 센스 앰프부(20)의 읽기 동작시 일정시간 동안 풀업 바이어스 전위(SPC)에 고전압이 인가됨으로 인해 센스 앰프의 센싱 속도를 향상시키는 이점이 있지만, 쓰기 및 리프레쉬 동작시에는 센스앰프부(20)의 센싱 속도와는 영향이 없어 전력 소모의 문제점이 있게된다. 특히 리프레쉬 동작은 센스앰프부(20)가 구동하여 한 쌍의 비트라인(BL, /BL)을 충분히 증폭 할수 있는 시간동안 동작이 이루어지므로 전력 소모에 문제점이 있다.
따라서, 본 발명의 목적은, 리프레쉬 동작시 리프레쉬 인에이블 신호를 이용하여 센스 앰프부의 구동에 대한 공급 전압을 내부 전원전압으로 공급할 수 있는 반도체 메모리 장치를 제공하는 것이다.
도 1은 종래 기술에 따른 센스 앰프 전원제어회로의 블록도.
도 2는 본 발명에 의한 센스 앰프 전원제어회로의 블록도.
도 3은 돋 2에 도시된 제어부의 상세 회로도.
도 4는 도 3에 도시된 제어부의 동작 타이밍도.
도 5는 도 2에 도시된 구동부의 상세 회로도.
* 도면의 주요 부분에 대한 부호 설명 *
21 : 센스앰프 인에이블 신호 22 : 리프레쉬 인에이블 신호
30 : 제어부 40 : 구동부
50 : 센스 앰프부60, 73 : 제1, 제2 노아게이트
61, 62, 65, 66, 71, 74, 76, 78, 79 : 제1 내지 제9 인버터
64, 70, 75, 77 : 제1 내지 제4 낸드게이트
63 : 딜레이 수단SP1B : 제1 풀업 제어신호
SP2B : 제2 풀업 제어신호SN : 풀다운 제어신호
45 : 프리차아지 수단
상기 목적 달성을 위한 본 발명의 센스앰프 전원제어회로는, 리프레쉬 인에이블 신호와 센스 앰프 인에이블 신호를 수신하며, 상기 리프레쉬 신호에 의해 상기 센스 앰프의 동작 전압을 결정하는 제1, 제2 풀업 제어신호와 풀다운 제어신호를 발생하는 제어부와, 상기 제어부에서 발생된 상기 제1, 제2 풀업 제어신호와 상기 풀다운 제어신호 및 센스앰프 프리차아지 신호를 수신하며, 리프레쉬 동작시 상기 제1, 제2 풀업 제어신호에 의해 내부 전원전압(셀 전압)을 상기 센스 앰프의 동작 전압으로 공급하고, 상기 센스 앰프가 동작하지 않을 때 프리차아지 시키는 구동부를 포함하는 센스앰프 전원제어회로를 제공하는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
도 2는 본 발명에 의한 센스 앰프 전원제어회로의 블록도이고, 도 3은 도 2에 도시된 제어부의 상세 회로도이며, 도 4는 도 3에 도시된 제어부의 동작 타이밍도고, 도 5는 도 2에 도시된 구동부의 상세 회로도이다.
먼저, 도 2에 도시된 바와같이, 센스 앰프 인에이블 신호 및 리프레쉬 인에이블 신호(sen_en)(ref_en)로 하여 센스앰프부(50)를 제어하는 제어부(30)를 형성한다. 제어부(30)는 제1 내지 제3 풀다운 제어신호(SP1B)(SP2B)(SN)를 출력한다. 제1 풀업 제어신호(SP1B)는 구동부(40)에 입력되어 센싱속도를 향상시키기 위해 센스앰프부(50)로 인가되는 고전압(VCORE)을 제어하고, 상기 제2 풀업 제어신호(SP2B)는 구동부(40)에 입력되어 센스앰프부(50)로 인가되는 내부 전원전압(vdc)을 제어하며, 풀다운 제어신호(SN)는 센스앰프부(50)의 동작을 제어한다.
이러한 제어부(30)의 제1 내지 제3 풀다운 제어신호(SP1B)(SP2B)(SN) 및 프리차아지 신호(BLP)를 입력으로 하여 제1 및 제2 풀업 제어신호(SP1B)(SP2B)의 제어를 받는 센스 앰프부(50)의 전압 소오스인 풀업 바이어스 전위(SPC)와 풀다운 제어신호(SN)의 제어를 받는 풀다운 바이어스 전위(SNCb)를 출력하여 센스앰프부(50)를 동작시킨다.
이어서, 도 3은 상기 제어부(30)의 구성을 설명하기 위한 회로도이다.
도시된 바와같이, 제어부(30)는 센스앰프 인에이블 신호(sen_en)와 상기 리프레쉬 인에이블 신호(ref_en)를 입력으로 하는 제1 노아게이트(60)와, 제1 노아게이트(60)의 출력을 반전시키는 직렬로 연결된 제1 인버터(61) 및 제2 인버터(62)와, 센스앰프 인에이블 신호(sen_en)를 일정시간 지연시키는 딜레이 수단(63)과, 제2 인버터(62)의 출력신호와 딜레이 수단(63)의 출력신호를 입력으로 하는 제1 낸드게이트(64)와, 제1 낸드게이트(64)의 출력신호를 입력으로 하여 제1 풀업 제어신호(SP1B)를 출력하는 제3 인버터(65) 및 제4 인버터(66)를 포함한다.
또한, 센스앰프 인에이블 신호(sen_en) 및 리프레쉬 인에이블 신호(ref_en)를 입력으로 하는 제2 낸드게이트(70)와, 제2 낸드게이트(70)의 출력신호를 반전시키는 제5 인버터(71)와, 제1 인버터(61)의 출력신호를 게이트 입력하고 접지라인이 소오스에 접속되는 NMOS 트랜지스터(72)와, NMOS 트랜지스터(72)의 드레인 라인과 제5 인버터(71)의 출력신호를 2 입력하는 제2 노아게이트(73)와, 딜레이 수단(63) 및 리프레쉬 인에이블 신호(ref_en)를 반전시키는 제6 인버터(74)의 출력신호를 2 입력하는 제3 낸드게이트(75)와, 센스앰프 인에이블 신호(sen_en)를 반전시키는제7 인버터(76)와, 제2 노아게이트(73), 제3 낸드게이트(75) 및 제7 인버터(76)의 출력신호를 3 입력하여 제2 풀업 제어신호(SP2B)를 출력하는 제4 낸드게이트(77)를 포함한다.
또한, 제7 인버터(76)의 출력신호를 입력으로 하여 풀다운 제어신호(SN)를 출력하는 직렬로 접속된 제8 인버터(78) 및 제9 인버터(79)를 포함한다.
이어서, 도 4는 도 3과 같은 구성을 갖는 제어부(30)의 동작설명을 하기 위한 타이밍도를 나타낸다.
본 발명의 실시예에서는 리프레쉬 동작과 관련된 것으로 리프레쉬 모드시에는 센스 앰프부의 동작시 센싱 속도를 향상시키기 위한 고전압(VCORE)의 공급전원을 이용하지 않고 내부 전원전압레벨(vdc)을 공급, 동작토록 한다.
본 발명의 동작은 다음과 같다.
먼저, 리프레쉬 동작 전, 즉 리프레쉬 인에이블 신호가 '로우'레벨이고, 센스 앰프를 동작시키기 위한 센스 인에이블 신호가 '하이'레벨에서 '로우'레벨로 활성화되면, (a)에 도시된 바와같이 제1 노아게이트(60)의 출력은 '하이'레벨로 천이된다. (b)에서 딜레이 수단(63)에 의해 센스앰프 인에이블 신호(sen_en)가 △t 만큼 딜레이 되고, (c)에 도시된 바와같이, 제1 낸드게이트(64)에 의해 제1 풀업 제어신호(SP1B)는 △t 만큼 딜레이된 시간만큼 '로우'레벨로 천이된 레벨이 출력된다.
이어서, (d)는 제2 풀업 제어신호(SP2B)의 출력신호로 제1 풀업 제어신호(SP1B)가 '로우'레벨일 경우 '하이'레벨로 천이되고, 제1 풀업제어신호(SP1B)가 '하이'레벨일 경우 '로우'레벨로 천이된다. 또한, (e)는 풀다운 제어신호(SN)의 출력신호로 센스앰프 인에이블 신호(sen_en)와 반전된 신호를 출력한다.
이로인해, 리프레쉬 동작 전에는 구동부(40)에서 센스앰프 인에이블 신호(sen_en)가 '로우'레벨로 천이될 때, 제1 풀업 제어신호(SP1B)에 의해 고전압(VCORE)이 풀업 바이어스 전위(SPC)에 일정시간 인가되어 센스앰프부(50)의 센싱속도를 향상시키며, 그 시간이 지나면 제2 풀업 제어신호(SP2B)에 의해 내부 전원 전압(vdc)이 인가되어 안정적인 센스앰프부(50)이 동작이 이루어진다.
이에 대한 설명은 도 5를 참조하여 설명하면 다음과 같다.
도 5에 도시된 바와같이, 구동부(40)는, 제1 풀업 제어신호(SP1B)를 게이트 입력하여 풀업 바이어스 전위(SPC)에 고전압(VCORE)의 인가여부를 제어하는 제1 PMOS 트랜지스터(P1)와, 제2 풀업 제어신호(SP2B)를 게이트 입력하여 풀업 바이어스 전위(SPC)에 내부 전원전압(vdc)의 인가여부를 제어하는 제2 PMOS 트랜지스터(P2)와, 센스앰프부(50) 무동작시 프리차아지 전압을 인가하는 프리차아지 수단(45)과, 풀다운 제어신호(SN)를 게이트 입력하고 풀 다운 바이어스 전위(SNCb) 및 접지라인이 접속되어 상기 센스앰프부의 동작을 제어하는 NMOS 트랜지스터(N3)를 포함한다.
따라서, 제1 풀업 제어신호(SP1B)가 '로우'레벨일 때 풀업 바이어스 전위(SPC)에 고전압(VCORE)이 인가되고, 제1 풀업 제어신호(SP1B)가 '하이'레벨로 천이되고, 제2 풀업 제어신호(SP2B)가 '로우'레벨로 천이될 때 풀업 바이어스전위(SPC)에는 내부 전원전압(vdc)가 인가된다.
그 다음, 도 4을 참조하면, 리프레쉬 동작 모드에 있어서, 리프레쉬 신호인 리프레쉬 인에이블 신호가 '하이'레벨로 활성화되고 센스앰프를 동작시키기위한 센스앰프 인에이블 신호가 '로우'레벨일 경우, (a)에 도시된 바와같이, 제1 노아게이트(60)는 리프레쉬 인에이블 신호(ref_en)가 '하이'레벨을 유지하고 있어 센스앰프 인에이블 신호(sen_en)에 무관하게 제1 풀업 제어신호(SP1B)는 (c)에 도시된 바와같이, '하이'레벨을 유지하게된다.
그 다음, 제2 낸드게이트(70)의 출력신호는 리프레쉬 인에이블 신호(ref_en)가 '하이'레벨을 유지하고 있어 센스앰프 인에이블 신호(sen_en)에 따라 변하므로 센스앰프 인에이블 신호(sen_en)가 '하이'레벨인 경우, 제2 노아게이트(73)의 출력은 '하이'레벨로 되고 제3 낸드게이트(75)의 출력신호에 있어서는 리프레쉬 인에이블 신호(ref_en)가 '하이'레벨이므로 '하이'레벨을 유지한다. 또한, 제7 인버터(76)의 출력신호는 센스앰프 인에이블 신호(sen_en)가 '하이'에서 '로우'레벨로 활성화되므로 '하이'레벨이 되어 제2 풀업 제어신호(SP2B)는 '하이'에서 '로우'레벨로 활성화된다. 또한 풀다운 제어신호(SN)은 센스앰프 인에이블 신호(sen_en)의 반전된 신호를 출력한다.
이어서, 도 5를 참조하면, 상기와 같이 발생된 제1, 제2 풀업 제어신호 및 풀다운 제어신호(SP1B)(SP2B)(SN) 신호는 구동부(40)로 보내진다. 이때, 제1 풀업 제어신호(SP1B)는 '하이'레벨이므로 제1 PMOS 트랜지스터(P1)를 턴 오프시키고, 제2 풀업 제어신호(SP2B)는 '로우'레벨이 되어 제2 PMOS 트랜지스터(P2)를 턴온시켜 풀업 바이어스 전위(SPC)에 내부 전원전압(vdc) 레벨을 인가한다. 이 전압은 센스앰프부(50)에 인가되어 종래의 리프레쉬 동작시 고전압(Vcore)으로 센싱되는 센스앰프부(50)의 전력소모를 줄일 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명의 센스앰프부를 포함하는 반도체 메모리 장치에 의하면, 리프레쉬 동작 모드시 리프레쉬 인에이블 신호인 리프레쉬 인에이블 신호를 이용하여 센스앰프부를 제어하는 제어부(30)를 컨트롤함으로써, 리프레쉬 동작시 센스 앰프의 공급전압을 내부 전원전압으로 센싱하여 종래의 고전압(Vcore)으로 센싱되는 센스앰프부(50)의 전력소모를 줄일 수 있는 효과가 있다.

Claims (7)

  1. 센스앰프를 구비한 반도체 메모리 장치의 센스 앰프 전원제어회로에 있어서,
    리프레쉬 인에이블 신호와 센스 앰프 인에이블 신호를 수신하며, 상기 리프레쉬 신호에 의해 상기 센스 앰프의 동작 전압을 결정하는 제1, 제2 풀업 제어신호와 풀다운 제어신호를 발생하는 제어부와,
    상기 제어부에서 발생된 상기 제1, 제2 풀업 제어신호와 상기 풀다운 제어신호 및 센스앰프 프리차아지 신호를 수신하며, 리프레쉬 동작시 상기 제1, 제2 풀업 제어신호에 의핸 내부 전원전압(셀 전압)을 상기 센스 앰프의 동작 전압으로 공급하고, 상기 센스 앰프가 동작하기 않을 때 프리차아지 시키는 구동부를 포함하는 것을 특징으로 하는 센스앰프 전원제어회로.
  2. 제 1항에 있어서,
    상기 센스 앰프 인에이블 신호가 액티브되고, 상기 리프레쉬 신호가 액티브될 때, 상기 센스 앰프는 내부전원전압(셀 전압)에 의해 동작되고,
    상기 센스 앰프 인에이블 신호가 액티브되고 상기 리프레쉬 신호가 디스에이블될 때, 상기 센스 앰프는 외부전원전압(셀 전압보다 전위레벨이 높음)에 의해 동작되는 것을 특징으로 하는 센스앰프 전원제어회로.
  3. 제 1항에 있어서,
    상기 제1 풀업 제어신호는 상기 구동부에 입력되어 상기 센스앰프부로 인가되는 고전압을 제어하고, 상기 제2 풀업 제어신호는 상기 구동부에 입력되어 상기 센스앰프부로 인가되는 전원전압을 제어하며, 상기 풀다운 제어신호는 상기 센스앰프부의 동작을 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1항에 있어서,
    상기 제어부는,
    상기 센스앰프 인에이블 신호와 상기 리프레쉬 인에이블 신호를 입력으로 하는 제1 노아게이트와,
    상기 제1 노아게이트의 출력을 반전시키는 직렬로 연결된 제1 인버터 및 제2 인버터와,
    상기 센스앰프 인에이블 신호를 일정시간 지연시키는 딜레이 수단과,
    상기 제2 인버터의 출력신호와 상기 딜레이 수단의 출력신호를 입력으로 하는 제1 낸드게이트와,
    상기 제1 낸드게이트의 출력신호를 입력으로 하여 상기 제1 풀업 제어신호를 출력하는 제3 인버터 및 제4 인버터를 포함하고,
    상기 센스앰프 인에이블 신호 및 리프레쉬 인에이블 신호를 입력으로 하는 제2 낸드게이트와,
    상기 제2 낸드게이트의 출력신호를 반전시키는 제5 인버터와,
    상기 제1 인버터의 출력신호를 게이트 입력하고 접지라인이 소오스에 접속되는 NMOS 트랜지스터와,
    상기 NMOS 트랜지스터의 드레인 라인과 제5 인버터의 출력신호를 2 입력하는 제2 노아게이트와,
    상기 딜레이 수단 및 상기 리프레쉬 인에이블 신호를 반전시키는 제6 인버터의 출력신호를 2 입력하는 제3 낸드게이트와,
    상기 센스앰프 인에이블 신호를 반전시키는 제7 인버터와,
    상기 제2 노아게이트, 제3 낸드게이트 및 제7 인버터의 출력신호를 3 입력하여 제2 풀업 제어신호를 출력하는 제4 낸드게이트를 포함하며,
    상기 제7 인버터의 출력신호를 입력으로 하여 상기 풀다운 제어신호를 출력하는 직렬로 접속된 제8 인버터 및 제9 인버터를 포함하는 것을 특징으로 하는 반도체 소자의 메모리 장치.
  5. 제 4항에 있어서,
    상기 리프레쉬 신호가 '하이'레벨일 경우 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 4항에 있어서,
    상기 센스앰프 인에이블 신호가 '로우'레벨일 경우 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 1항에 있어서,
    상기 구동부는,
    상기 제1 풀업 제어신호를 게이트 입력하여 상기 센스앰프부에 상기 고전압의 인가 여부를 제어하는 제1 PMOS 트랜지스터와,
    상기 제2 풀업 제어신호를 게이트 입력하여 상기 센스앰프부에 전원전압의 인가 여부를 제어하는 제2 PMOS 트랜지스터와,
    상기 센스앰프부 무동작시 프리차아지 전압을 인가하는 프리차아지 수단과,
    상기 풀다운 제어신호를 게이트 입력하고 접지라인이 접속되어 상기 센스앰프부의 동작을 제어하는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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