KR100672739B1 - 반도체 소자의 게이트 형성 방법 - Google Patents

반도체 소자의 게이트 형성 방법 Download PDF

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Abstract

본 발명은 이온 주입 공정을 통해 게이트 및 소오스/드레인 영역 위에 선택적으로 실리사이드를 형성시켜 얇은 정크션을 형성하도록 한 반도체 소자의 게이트 형성 방법에 관한 것으로, 활성 영역과 격리 영역이 구분하여 정의된 기판 상에 게이트 산화막, 폴리 실리콘층이 적층된 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴을 마스크로 하여 기판 내에 LDD 영역을 형성하는 단계와, 상기 게이트 패턴의 측벽에 버퍼 산화막, 측벽 스페이서를 형성하는 단계와, 상기 게이트 패턴 및 버퍼 산화막, 측벽 스페이서를 마스크로 하여 기판 내에 소오스/드레인을 형성하는 단계와, 상기 게이트 패턴을 포함한 기판 전면에 금속층을 증착하는 단계와, 상기 금속층에 1차 열처리를 통해 제 1 형 실리사이드를 형성하는 단계와, 상기 1차 열처리 후 미반응한 금속을 제거한 후, 상기 게이트 패턴을 포함한 기판 전면에 Ge 이온 주입 공정을 진행하는 단계와, 상기 기판 전면에 2차 열처리를 진행하여 상기 게이트 패턴 상부와 소오스/드레인 영역에 형성된 제 1형 실리사이드를 제 2형 실리사이드로 변이 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
Grain, RTP(Rapid Thermal Process)

Description

반도체 소자의 게이트 형성 방법{Method for Forming Gate in Semiconductor Device}
도 1a 내지 도 1e는 종래의 반도체 소자의 게이트 형성 방법을 나타낸 공정 단면도
도 2a 내지 도 2d는 본 발명의 반도체 소자의 게이트 형성 방법을 나타낸 공정 단면도
도면의 주요 부분에 대한 부호 설명
21 : 기판 22 : 소자 격리막
23 : 게이트 산화막 24 : 폴리 실리콘층
25 : LDD 이온 주입층 26 : 버퍼 산화막
27 : 측벽 스페이서 28 : 소오스/드레인
29 : 금속층 30 : 실리사이드
본 발명은 반도체 소자에 관한 것으로 특히, 이온 주입 공정을 통해 게이트 및 소오스/드레인 영역 위에 선택적으로 실리사이드를 형성시켜 얇은 정크션을 형 성하도록 한 반도체 소자의 게이트 형성 방법에 관한 것이다.
반도체 소자를 형성하는 공정 중 게이트 및 소오스/드레인 형성 영역에 선택적으로 실리사이드를 형성하는 공정이다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 게이트 형성 방법을 설명하면 다음과 같다.
도 1a와 같이, 기판(11)의 활성 영역과 격리 영역(12)을 구분하여 정의하고, 기판(11) 내 활성 영역에 이온 주입을 통해 웰을 형성한다.
이어, 상기 활성 영역의 기판(11) 상에 게이트 산화막(13), 폴리 실리콘(14)을 증착하고 이를 선택적으로 제거하여 게이트 패턴을 구현한다.
이어, 상기 게이트 패턴을 마스크로 하여 이온 주입 공정을 진행하여 LDD 영역(15)을 형성한다.
이어, 상기 게이트 패턴 측벽에 버퍼 산화막(16), 측벽 스페이서(17)를 차례로 증착한다. 이 때, 상기 버퍼 산화막(16)은 게이트 패턴 측벽 표면에 얇게 동일 두께로 증착되며, 상기 측벽 스페이서(17)는 기판 상의 두께가 게이트 패턴 상부 쪽보다 두텁게 증착하도록 한다.
도 1b와 같이, 상기 게이트 패턴이 형성된 기판(11) 전면에 이온 주입 공정을 진행한다.
도 1c와 같이, 상기 이온 주입 공정을 통해 게이트 패턴 상부의 폴리 실리콘(14)은 도핑을 시키고, 게이트 패턴 주변에는 소오스/드레인(18)을 형성한다.
도 1d와 같이, 상기 게이트 패턴(14, 13), 버퍼 산화막(16), 측벽 스페이서(17)를 포함한 기판 전면에 금속층(19)을 증착한다.
도 1e와 같이, 상기 금속층(19)에 열처리를 하여 실리사이드(20)를 형성하고, 반응하지 않은 금속은 제거한다.
이 때, 상기 게이트 패턴 상부와 소오스/드레인 영역(18)에 실리사이드(20)가 형성되는 데, 상기 게이트 패턴 상부에 형성된 실리사이드(20)는 게이트 전극으로 기능하게 된다.
이러한 실리사이드(20)의 형성은 상기 금속층(19)의 두께와 종류, 기판(11)의 상태에 따라 그 반응 정도 및 두께가 달라지게 된다.
그러나, 상기와 같은 종래의 반도체 소자의 게이트 형성 방법은 다음과 같은 문제점이 있다.
현재 0.18㎛의 게이트 폭을 구현하는 공정에서는 실리사이드 형성용 금속을 Co를 사용하고 있다.
이는 Co를 이용하여 형성한 실리사이드(CoSi2) 물질이 패턴 형성시 타금속에 비해 라인 폭이 적어짐에 따라 표면 저항이 증가하는 특성(Line Dependancy)이 좋기 때문이다.
그러나, Co는 Ti에 비해 실리콘 소모가 약 1.5 배정도 크며, 실리사이드 형성 이후 후속 열처리에 따른 안정성이 떨어지는 특성을 가지고 있다.
따라서, 종래 반도체 소자의 게이트 형성 방법을 이용하게 되면, 소오스/드레인 이온 주입 및 열처리를 통하여 정크션을 형성한 후 금속 증착과 열처리를 통하여 실리사이드를 형성시키게 되면 다량의 기판 내 실리콘 소모가 야기되어 얇은 정크션을 형성하기에는 한계점을 갖게 되며, 후속 열처리에 따라 표면 저항 및 그레인 사이즈 증가를 통해 실리사이드 라인이 끊어지는 문제점이 나타난다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 이온 주입 공정을 통해 게이트 및 소오스/드레인 영역 위에 선택적으로 실리사이드를 형성시켜 얇은 정크션을 형성하도록 한 반도체 소자의 게이트 형성 방법을 제공하는 데, 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 게이트 형성 방법은 활성 영역과 격리 영역이 구분하여 정의된 기판 상에 게이트 산화막, 폴리 실리콘층이 적층된 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴을 마스크로 하여 기판 내에 LDD 영역을 형성하는 단계와, 상기 게이트 패턴의 측벽에 버퍼 산화막, 측벽 스페이서를 형성하는 단계와, 상기 게이트 패턴 및 버퍼 산화막, 측벽 스페이서를 마스크로 하여 기판 내에 소오스/드레인을 형성하는 단계와, 상기 게이트 패턴을 포함한 기판 전면에 금속층을 증착하는 단계와, 상기 금속층에 1차 열처리를 통해 제 1 형 실리사이드를 형성하는 단계와, 상기 1차 열처리 후 미반응한 금속을 제거한 후, 상기 게이트 패턴을 포함한 기판 전면에 Ge 이온 주입 공정을 진행하는 단계와, 상기 기판 전면에 2차 열처리를 진행하여 상기 게이트 패턴 상부와 소오스/드레인 영역에 형성된 제 1형 실리사이드를 제 2형 실리사이드로 변이 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 게이트 형성 방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명의 반도체 소자의 게이트 형성 방법을 나타낸 공정 단면도이다.
도 2a와 같이, 기판의 활성 영역(21)과 격리 영역(22)을 구분하여 정의하고, 기판 내 활성 영역에 이온 주입을 통해 웰을 형성한다.
이어, 상기 활성 영역의 기판(21) 상에 게이트 산화막(23), 폴리 실리콘(24)을 증착하고 이를 선택적으로 제거하여 게이트 패턴(23, 24)을 구현한다.
이어, 상기 게이트 패턴(23, 24)을 마스크로 하여 이온 주입 공정을 진행하여 LDD 영역(25)을 형성한다.
이어, 상기 게이트 패턴(23, 24) 측벽에 버퍼 산화막(26), 측벽 스페이서(27)를 차례로 증착한다. 이 때, 상기 버퍼 산화막(26)은 게이트 패턴(23, 24) 측벽 표면에 얇게 동일 두께로 증착되며, 상기 측벽 스페이서(27)는 기판(21) 상의 두께가 게이트 패턴 상부 쪽보다 두텁게 증착하도록 한다.
이어, 상기 게이트 패턴이 형성된 기판(21) 전면에 이온 주입 공정을 진행한다.
상기 이온 주입 공정을 통해 게이트 패턴 상부의 폴리 실리콘(24)은 도핑을 시키고, 게이트 패턴 주변에는 소오스/드레인(28)을 형성한다.
도 2b와 같이, 상기 게이트 패턴이 형성된 기판(21) 전면에 금속층(29)을 증착한 후, 실리사이드(30) 형성을 위해 1차 열처리를 진행한다.
상기 1차 열처리는 빠른 열처리 공정 장비를 이용하여 챔버(Chamber) 분위기를 100% N2 로 하여 진행한다.
이 때, 1차 열처리 공정의 온도는 250℃ 내지 550℃로 하며, 시간은 30초 내지 60초 동안 진행한다.
도 2c와 같이, 1차 열처리를 통해 실리사이드(30)는 상기 게이트 패턴 상부와 소오스/드레인 영역에 얇게 형성된다. 상기 1차 열처리를 통한 실리사이드(30)를 형성한 후 남은 미반응 금속을 제거한다.
또한, 상기 습식 식각은 먼저 SC-1용제(NH4OH : H2O2 : H2O = 0.2 : 1 : 10)를 이용하여 45℃내지 55℃의 온도에서 10분 내지 15분간 진행하고, 이어, SC-2 용제(HCl : H2O2 : H2O = 1 : 1: 5)를 이용하여 같은 온도에서 5분 내지 15분간 진행한다.
상기 습식 식각을 통해 미반응 금속을 제거한 후, Ge을 이온 주입하는 데, 이러한 중금속의 Ge을 통해 이는 1차 열처리를 통해 형성된 실리사이드 중 모노-실리사이드(Mono-silicide)는 파괴되게 된다.
여기서 Ge 이온 주입 공정은 1KeV 내지 50 KeV의 에너지 하에서 도즈(dose)량을 1E14 내지 2E15의 범위 내에서 주입하며, 이온 주입 틸트(tilt)는 0°내지 60°로 트위스트를 0°내지 360°로 하여 2차 열처리 공정 직전에 진행한다.
도 2d와 같이, 상기 Ge 이온 주입 후 2차 열처리를 진행하게 되면, 디-실리사이드(Di-silicide)(30)가 재형성되어, 실리사이드의 그레인 사이즈를 작게되며, 동시에 균일한 실리사이드가 형성되게 된다.
상기 2차 열처리는 빠른 열처리 공정 장비를 이용하여 진행하며, 챔버 분위기는 100% N2 로 한다.
상기 2차 열처리 공정은 750℃ 내지 800℃의 온도에서 20초 내지 40초 동안 진행하도록 한다.
이처럼 균일한 실리사이드를 형성시킴으로써, 패턴 형성시 게이트 라인 폭이 작아짐에 따라 표면 저항 증가 현상을 최소화시킬 수 있으며, 후속 열처리에 따른 열화 특성을 개선시킬 있다.
본 발명의 금속층은 Co로 증착하며 80Å 내지 150Å의 두께로 증착한다. 따라서, 상기 금속층과 폴리 실리콘을 반응시켜 최종 형성한 실리사이드 물질은 CoSi2(Di-silicide)이며, 1차 열처리 공정을 통해 중간에 이형 형성된 실리사이드는 CoSi(Mono-silicide)이다.
상기와 같은 본 발명의 반도체 소자의 게이트 형성 방법은 다음과 같은 효과가 있다.
1차 열처리 후 미반응된 잔류물을 제거한 상태에서 기판 전면에 추가로 Ge 이온 주입 공정을 진행함으로써, 손상(damage)을 유도하여 1차 열처리에 의해 형성 된 모노-실리사이드의 그레인(grain)들이 파괴되게 한다.
이후, 2차 열처리 공정을 수행하여 디-실리사이드로 변이 형성함으로써, 실리사이드 그레인 사이즈를 작게함과 동시에 균일한 실리사이드(silicide)가 형성되어 패턴 형성시 게이트 라인 폭이 작아짐에 따라 발생하는 표면 저항의 증가 현상을 최소화시킬 수 있다.
또한, 후속 열처리 공정에 따른 열화 특성을 개선시킬 수 있다.
따라서, 궁극적으로는 얇은 정크션(Shallow Junction)의 형성이 가능하게 되어, 쇼트 채널 마진(Short Channel Margin)의 증대에 의한 소자 성능의 증대, 이를 통한 수율의 향상을 기대할 수 있다.

Claims (11)

  1. 활성 영역과 격리 영역이 구분하여 정의된 기판 상에 게이트 산화막, 폴리 실리콘층이 적층된 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴을 마스크로 하여 기판 내에 LDD 영역을 형성하는 단계;
    상기 게이트 패턴의 측벽에 버퍼 산화막, 측벽 스페이서를 형성하는 단계;
    상기 게이트 패턴 및 버퍼 산화막, 측벽 스페이서를 마스크로 하여 기판 내에 소오스/드레인을 형성하는 단계;
    상기 게이트 패턴을 포함한 기판 전면에 금속층을 증착하는 단계;
    상기 금속층에 1차 열처리를 통해 제 1 형 실리사이드를 형성하는 단계;
    상기 1차 열처리 후 미반응한 금속을 제거한 후, 상기 게이트 패턴을 포함한 기판 전면에 Ge 이온 주입 공정을 진행하는 단계;
    상기 기판 전면에 2차 열처리를 진행하여 상기 게이트 패턴 상부와 소오스/드레인 영역에 형성된 제 1형 실리사이드를 제 2형 실리사이드로 변이 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 게이트 형성 방법.
  2. 제 1항에 있어서, Ge 이온 주입 공정은 에너지는 1KeV 내지 50 KeV의 구간에서 진행함을 특징으로 하는 반도체 소자의 게이트 형성 방법.
  3. 제 1항에 있어서, Ge 이온 주입 공정시 주입되는 이온량은 1E14 내지 2E15의 범위 내에서 주입함을 특징으로 하는 반도체 소자의 게이트 형성 방법.
  4. 제 1항에 있어서, Ge 이온 주입 공정시 이온 주입 틸트는 0°내지 60°로 하며, 이온 주입 트위스트는 0°내지 360°로 함을 특징으로 하는 반도체 소자의 게이트 형성 방법.
  5. 제 1항에 있어서, 상기 금속층의 증착은 Co를 이용하여 80Å 내지 150Å의 두께로 증착함을 특징으로 하는 반도체 소자의 게이트 형성 방법.
  6. 제 1항에 있어서, 상기 1차, 2차 열처리 공정은 빠른 열처리 공정 장비를 이용하여 진행함을 특징으로 하는 반도체 소자의 게이트 형성 방법.
  7. 제 6항에 있어서, 상기 1차, 2차 열처리 공정의 챔버 분위기는 100% N2 로 함을 특징으로 하는 반도체 소자의 게이트 형성 방법.
  8. 제 6항에 있어서, 1차 열처리 공정은 250℃ 내지 550℃의 온도에서 30초 내지 60초 동안 진행함을 특징으로 하는 반도체 소자의 게이트 형성 방법.
  9. 제 6항에 있어서, 2차 열처리 공정은 750℃ 내지 800℃의 온도에서 20초 내 지 40초 동안 진행함을 특징으로 하는 반도체 소자의 게이트 형성 방법.
  10. 제 1항에 있어서, 1차 열처리 후 미반응한 금속의 제거는 습식 식각을 통해 함을 특징으로 하는 반도체 소자의 게이트 형성 방법.
  11. 제 10항에 있어서, 상기 습식 식각은 먼저 SC-1용제를 이용하여 45℃내지 55℃의 온도에서 10분 내지 15분간 진행하고, 이어, SC-2 용제를 이용하여 같은 온도에서 5분 내지 15분간 진행함을 특징으로 하는 반도체 소자의 게이트 형성 방법.
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